JPS61112221A - 書込可能リ−ドオンリメモリにおける多重書込可能初期化ワ−ド - Google Patents
書込可能リ−ドオンリメモリにおける多重書込可能初期化ワ−ドInfo
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- JPS61112221A JPS61112221A JP60204549A JP20454985A JPS61112221A JP S61112221 A JPS61112221 A JP S61112221A JP 60204549 A JP60204549 A JP 60204549A JP 20454985 A JP20454985 A JP 20454985A JP S61112221 A JPS61112221 A JP S61112221A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えば、リードオンリメモリ（ＲＯＭ）にお
ける初期化ワードの使用に関するものである。初期化ワ
ードはメモリ回路内にストアされる二進データワードで
あって、それは初期化入力端子上にメモリ回路によって
初期化信号が受は取られるとメモリ回路の出力リード又
は出力レジスタに与えられる。初期化ワードを使用する
可能性のあるメモリ装置の１例は書込可能リードオンリ
メモリ（ＦＲＯＭ）である。
ける初期化ワードの使用に関するものである。初期化ワ
ードはメモリ回路内にストアされる二進データワードで
あって、それは初期化入力端子上にメモリ回路によって
初期化信号が受は取られるとメモリ回路の出力リード又
は出力レジスタに与えられる。初期化ワードを使用する
可能性のあるメモリ装置の１例は書込可能リードオンリ
メモリ（ＦＲＯＭ）である。
ＦＲＯＭはユーザがプログラム即ち書き込むことの可能
なメモリ装置で、それから前にストアしておいたデータ
を非破壊的に読み出す。読み出すべきデータはＰＲＯＭ
内のデータワードのアドレスを表わす二進アドレス入力
信号によって識別される。ストアしたデータワードのア
ドレスに対応するアドレス信号をＦＲＯＭのアドレス入
力リード上に与えると、ＦＲＯＭはそのストアしたデー
タワードをＦＲＯＭの出力レジスタに与える。出力レジ
スタから、データワードは装置の出力端子へ転送される
。ＦＲＯＭは屡々マイクロプロセサ又はコンピュータの
中央処理装置に対するプログラム命令を収納している。
なメモリ装置で、それから前にストアしておいたデータ
を非破壊的に読み出す。読み出すべきデータはＰＲＯＭ
内のデータワードのアドレスを表わす二進アドレス入力
信号によって識別される。ストアしたデータワードのア
ドレスに対応するアドレス信号をＦＲＯＭのアドレス入
力リード上に与えると、ＦＲＯＭはそのストアしたデー
タワードをＦＲＯＭの出力レジスタに与える。出力レジ
スタから、データワードは装置の出力端子へ転送される
。ＦＲＯＭは屡々マイクロプロセサ又はコンピュータの
中央処理装置に対するプログラム命令を収納している。
電源が中断したり又はコンピュータ内部が過剰温度にな
ったりする成る状況下においては、ＦＲＯＭによって受
は取られるアドレス信号に応答してＦＲＯＭによって与
えられるプログラム命令の通常のパターンを中断するこ
とが必要である。この様な場合に、初期化入力端子上に
ＦＲＯＭによって受は取られる初期化信号に応答して予
め選択したデータワードをＦＲＯＭの出力レジスタ内に
与える為の能力を持って゛ いることが有用である。
ったりする成る状況下においては、ＦＲＯＭによって受
は取られるアドレス信号に応答してＦＲＯＭによって与
えられるプログラム命令の通常のパターンを中断するこ
とが必要である。この様な場合に、初期化入力端子上に
ＦＲＯＭによって受は取られる初期化信号に応答して予
め選択したデータワードをＦＲＯＭの出力レジスタ内に
与える為の能力を持って゛ いることが有用である。
ＦＲＯＭを実施する為の１方法を第１図にブロック図で
示しである。ＦＲＯＭ３０は従来のＩＫバイトＦＲＯＭ
であり、それは各々が８ビツトの１．０２４個の二進デ
ータワードを有している。
示しである。ＦＲＯＭ３０は従来のＩＫバイトＦＲＯＭ
であり、それは各々が８ビツトの１．０２４個の二進デ
ータワードを有している。
デコーダ１はアドレス入力リードＡ４乃至Ａ、上にアド
レス入力信号を受は取る。デコーダ１は、アドレス入力
リードＡ４乃至Ａ、上のアドレス入力信号に応答して出
力リード１ｏ−１乃至１０−６４の１つを選択し、選択
したリード上に論理１を与え、且つ残りの全ての非選択
デコーダ出力リードに論理Ｏを与える。リード１０−１
乃至１０−６４は書込可能メモリアレイ２用の入力リー
ドである。
レス入力信号を受は取る。デコーダ１は、アドレス入力
リードＡ４乃至Ａ、上のアドレス入力信号に応答して出
力リード１ｏ−１乃至１０−６４の１つを選択し、選択
したリード上に論理１を与え、且つ残りの全ての非選択
デコーダ出力リードに論理Ｏを与える。リード１０−１
乃至１０−６４は書込可能メモリアレイ２用の入力リー
ドである。
リード１０−１乃至１０−６４の選択した１つの上に与
えられる高レベル信号に応答して、書込可能メモリアレ
イ２は１６個の８ピントデータワードを供給する。これ
らの１６個のデータワードはデータバス３によって１＝
１６マルチプレクサ４へ転送される。マルチプレクサ４
は、制御パス１１上を転送されるデコーダ７からの信号
によっで制御される。
えられる高レベル信号に応答して、書込可能メモリアレ
イ２は１６個の８ピントデータワードを供給する。これ
らの１６個のデータワードはデータバス３によって１＝
１６マルチプレクサ４へ転送される。マルチプレクサ４
は、制御パス１１上を転送されるデコーダ７からの信号
によっで制御される。
デコーダ７はアドレス入力リードＡ０乃至Ａ３上の入力
信号を受は取る。制御バス１１は１６個の制御リード１
１−１乃至１１−１６を有している。
信号を受は取る。制御バス１１は１６個の制御リード１
１−１乃至１１−１６を有している。
デコーダ７は、アドレス入力リードＡ０乃至Ａ３上の信
号に応答して制御リード１１−１乃至１１−１６の１つ
を選択し、選択した制御リード上に論理１を与え、且つ
データバス１１の残りの全ての非選択リード上に論理Ｏ
を与える。マルチプレク ′１す４は、デー
タバス１１上に与えられる信号に応答してデータバス３
によって担持されている１６個の８ビツト二進ワードの
１つを選択し、且つデータバス１９を介して該選択した
８ビツトワードを出力レジスタ６に与え、ワードレジス
タ５及びデータバス２０を初期化する。出力レジスタ６
は出力リード○。乃至０７上に選択した８ビツトワード
を与えるか、又は初期化ワードレジスタ５内にストアさ
れているワードを初期化する。
号に応答して制御リード１１−１乃至１１−１６の１つ
を選択し、選択した制御リード上に論理１を与え、且つ
データバス１１の残りの全ての非選択リード上に論理Ｏ
を与える。マルチプレク ′１す４は、デー
タバス１１上に与えられる信号に応答してデータバス３
によって担持されている１６個の８ビツト二進ワードの
１つを選択し、且つデータバス１９を介して該選択した
８ビツトワードを出力レジスタ６に与え、ワードレジス
タ５及びデータバス２０を初期化する。出力レジスタ６
は出力リード○。乃至０７上に選択した８ビツトワード
を与えるか、又は初期化ワードレジスタ５内にストアさ
れているワードを初期化する。
第２図は、各行が１２８個のメモリセルを持っている６
４行のアレイを有する第１図の書込可能アレイ２の１実
施例の概略図である６Ｘを１≦Ｘ≦６４で与えられる整
数として、入力リード１〇−Ｘはトランジスタ１５−Ｘ
−１乃至１５−Ｘ−１２８のベースに接続されている。
４行のアレイを有する第１図の書込可能アレイ２の１実
施例の概略図である６Ｘを１≦Ｘ≦６４で与えられる整
数として、入力リード１〇−Ｘはトランジスタ１５−Ｘ
−１乃至１５−Ｘ−１２８のベースに接続されている。
書込アレイ２は、当該技術において公知の手段（不図示
）によってヒユーズ１６−１−１乃至１６−６４−１２
８を選択的に開成させることによって書き込みが行なわ
れてＰＲＯＭ内にストアされるべき所望のデータを内蔵
する。Ｙを１≦Ｙ≦１２８で与えられる整数として、論
理１がトランジスタ１５〜Ｘ−Ｙのベースに与えられ且
つヒユーズ１６−Ｘ−Ｙは不変のままであると、出力リ
ード３−Ｙ上の信号は論理１である。逆に、論理１がト
ランジスタ１５−Ｘ−Ｙのベース上にあり且つヒユーズ
１６−Ｘ−Ｙが開成であると、出力リード３−Ｙ上の出
力信号は論理Ｏである。従って、１つの選択した入力リ
ード１０−Ｘ上に論理１を与え且つ非選択入力リード上
に論理０を与えることによって、出力リード３−１乃至
３−１２８上の出力信号は完全ニヒューズ１６−Ｘ−１
乃至１６−Ｘ−１２８の状態に依存する。従って、１６
個の８ピントデータワードは、ヒユーズ１６−Ｘ−１乃
至１６−Ｘ−１２８を選択的に開成することによって書
込可能アレイ２の６４個の行の各々の内にストアされ、
且つ１，０２４個の８ビツトデータワードはヒユーズ１
６−１−１乃至１６−６４−１２８を選択的に開成させ
ることによって書込可能アレイ２内にストアされる。
）によってヒユーズ１６−１−１乃至１６−６４−１２
８を選択的に開成させることによって書き込みが行なわ
れてＰＲＯＭ内にストアされるべき所望のデータを内蔵
する。Ｙを１≦Ｙ≦１２８で与えられる整数として、論
理１がトランジスタ１５〜Ｘ−Ｙのベースに与えられ且
つヒユーズ１６−Ｘ−Ｙは不変のままであると、出力リ
ード３−Ｙ上の信号は論理１である。逆に、論理１がト
ランジスタ１５−Ｘ−Ｙのベース上にあり且つヒユーズ
１６−Ｘ−Ｙが開成であると、出力リード３−Ｙ上の出
力信号は論理Ｏである。従って、１つの選択した入力リ
ード１０−Ｘ上に論理１を与え且つ非選択入力リード上
に論理０を与えることによって、出力リード３−１乃至
３−１２８上の出力信号は完全ニヒューズ１６−Ｘ−１
乃至１６−Ｘ−１２８の状態に依存する。従って、１６
個の８ピントデータワードは、ヒユーズ１６−Ｘ−１乃
至１６−Ｘ−１２８を選択的に開成することによって書
込可能アレイ２の６４個の行の各々の内にストアされ、
且つ１，０２４個の８ビツトデータワードはヒユーズ１
６−１−１乃至１６−６４−１２８を選択的に開成させ
ることによって書込可能アレイ２内にストアされる。
第１図に戻って説明すると、論理１の初期化入力信号が
初期化入力端子９上に与えられると、インバータ８から
の出力信号は論理Ｏである。リード１８上の信号が論理
０であると、前述した如く、デコーダ７はイネーブルさ
れ且つアドレス信号Ａ。乃至Ａ３をデコードする。マル
チプレクサ４からの出力信号はり−ド１９−１乃至１９
−８によって初期化ワード回路５の入力リードへ伝送さ
れる。リード１８上の信号が論理Ｏであると、リード２
０−１乃至２０−８上の初期化ワードレジスタ５によっ
て与えられる信号はり−ド１９−１乃至１９−８上に夫
々マルチプレクサ４によって与えられる信号と同一であ
る。逆に、論理０の初期化入力信号が初期化入力端子９
上に与えられると、インバータ８は論理１の出力信号を
与える。
初期化入力端子９上に与えられると、インバータ８から
の出力信号は論理Ｏである。リード１８上の信号が論理
０であると、前述した如く、デコーダ７はイネーブルさ
れ且つアドレス信号Ａ。乃至Ａ３をデコードする。マル
チプレクサ４からの出力信号はり−ド１９−１乃至１９
−８によって初期化ワード回路５の入力リードへ伝送さ
れる。リード１８上の信号が論理Ｏであると、リード２
０−１乃至２０−８上の初期化ワードレジスタ５によっ
て与えられる信号はり−ド１９−１乃至１９−８上に夫
々マルチプレクサ４によって与えられる信号と同一であ
る。逆に、論理０の初期化入力信号が初期化入力端子９
上に与えられると、インバータ８は論理１の出力信号を
与える。
インバータ８からの出力信号が論理１であると、デコー
ダ７はディスエーブルされ、且つ論理Ｏ信号が全てのリ
ード１１−１乃至１１−１６上に与えられ、従ってマル
チプレクサ４をディスエーブルさせる。リード１８上の
入力信号が論理１であると、リード２０−１乃至２０−
８上に与えられる信号は初期化ワードレジスタ５内に収
納されている予め書き込まれた信号である。これらの予
め書き込まれたデータ信号は、従来公知の技術を使用し
て１例えばアレイ２のメモリセル内にデータがストアさ
れるのと同じ態様で、初期化ワード回路５内に書き込ま
れる。従って、リート１８上の入力信号が論理１である
と、初期化ワード回路５内にストアされている８ビツト
の初期化ワードはデータバス２０を介して出力レジスタ
６内に与えられ、従って出力レジスタ６によって出力デ
ータリードＯ８乃至０７上に与えられる。
ダ７はディスエーブルされ、且つ論理Ｏ信号が全てのリ
ード１１−１乃至１１−１６上に与えられ、従ってマル
チプレクサ４をディスエーブルさせる。リード１８上の
入力信号が論理１であると、リード２０−１乃至２０−
８上に与えられる信号は初期化ワードレジスタ５内に収
納されている予め書き込まれた信号である。これらの予
め書き込まれたデータ信号は、従来公知の技術を使用し
て１例えばアレイ２のメモリセル内にデータがストアさ
れるのと同じ態様で、初期化ワード回路５内に書き込ま
れる。従って、リート１８上の入力信号が論理１である
と、初期化ワード回路５内にストアされている８ビツト
の初期化ワードはデータバス２０を介して出力レジスタ
６内に与えられ、従って出力レジスタ６によって出力デ
ータリードＯ８乃至０７上に与えられる。
この初期化ワード機能では、初期化入力信号に応答して
出力レジスタ６内に所定のワードが選択的に与えられ１
例えば、システムの開始や、電源中断後のシステムの再
開や、ユーザによるコンピュータシステムの再初期化に
有用である。然しながら、初期化ワードが有用な場合は
多々あるが。
出力レジスタ６内に所定のワードが選択的に与えられ１
例えば、システムの開始や、電源中断後のシステムの再
開や、ユーザによるコンピュータシステムの再初期化に
有用である。然しながら、初期化ワードが有用な場合は
多々あるが。
第１図に示した従来のシステムは唯１つの初期化ワード
を与えるに過ぎない。
を与えるに過ぎない。
本発明は、以上の点に鑑みなされたものであっ
１て、上述した如き従来技術の欠点を解消し、複数個
の初期化ワードをストアすることの可能な書込可能（プ
ログラマブル）リードオンリメモリを提供することであ
る。本メモリは初期化入力リード及び適宜のアドレス回
路を有しており、従って初期化入力信号を初期化入力リ
ード上に与えると、幾つかの予め書き込まれた（プログ
ラムされた）初期化ワードの選択した１つが書込可能リ
ードオンリメモリの出力レジスタに与えられる。出力レ
ジスタに与えられるワードは本書込可能リードオンリメ
モリのアドレス入力リードに印加される信号に応じて選
択される。書込可能リードオンリメモリの出力レジスタ
にどの初期化ワードが与えられるかを決定する為に使用
されるアドレス入力信号の数は本メモリに供給される使
用可能なアドレス入力信号の選択された態量（サブセッ
ト）である。
１て、上述した如き従来技術の欠点を解消し、複数個
の初期化ワードをストアすることの可能な書込可能（プ
ログラマブル）リードオンリメモリを提供することであ
る。本メモリは初期化入力リード及び適宜のアドレス回
路を有しており、従って初期化入力信号を初期化入力リ
ード上に与えると、幾つかの予め書き込まれた（プログ
ラムされた）初期化ワードの選択した１つが書込可能リ
ードオンリメモリの出力レジスタに与えられる。出力レ
ジスタに与えられるワードは本書込可能リードオンリメ
モリのアドレス入力リードに印加される信号に応じて選
択される。書込可能リードオンリメモリの出力レジスタ
にどの初期化ワードが与えられるかを決定する為に使用
されるアドレス入力信号の数は本メモリに供給される使
用可能なアドレス入力信号の選択された態量（サブセッ
ト）である。
本明ｍ書に開示する実施例では最小数の部品を使用して
１６個の初期化ワードを供給する。これら１６個のデー
タワードは、メモリの通常アドレス可能なデータワード
を収納する書込可能アレイの付加的な行内にストドアさ
れる。初期化ワード回路は書込可能アレイのエキストラ
な行として構成されているので、初期化ワードは従来の
初期化ワード回路よりも少ない集積回路上の面積を占有
するに過ぎない。更に、書込可能メモリアレイによって
供給される通常のデータワードを非選択とさせる回路で
はなく書込可能メモリアレイの本来的な選択回路を使用
しているので、本発明に拠れば、初期化ワード機能を実
現する為により少ない数の部品を必要とするに過ぎない
。
１６個の初期化ワードを供給する。これら１６個のデー
タワードは、メモリの通常アドレス可能なデータワード
を収納する書込可能アレイの付加的な行内にストドアさ
れる。初期化ワード回路は書込可能アレイのエキストラ
な行として構成されているので、初期化ワードは従来の
初期化ワード回路よりも少ない集積回路上の面積を占有
するに過ぎない。更に、書込可能メモリアレイによって
供給される通常のデータワードを非選択とさせる回路で
はなく書込可能メモリアレイの本来的な選択回路を使用
しているので、本発明に拠れば、初期化ワード機能を実
現する為により少ない数の部品を必要とするに過ぎない
。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
第３図は、多重初期化ワードを有する本発明に基づいて
構成された回路の１実施例のブロック図である。初期化
入力リード９は初期化信号を受は取るが、その信号は、
ＦＲＯＭ４０がアドレス入力リードＡ。乃至Ａ９上のア
ドレス信号に応答して選択されたデータワードか、又は
１６個の初期化データワードの１つかの何れかを供給す
るかを表わす。論理０の初期化入力信号が人力リード９
上に与えられると、インバータ８からの出力信号は論理
１でありそれはリード１３及び１４に印加される。論理
１の入力信号がデコーダ１の入力リード１３上に与えら
れると、デコーダ１は論理Ｏを制御バス１０の６４個全
てのデータリード上に論理０を与え、その際に書込可能
メモリアレイ２内の１２８ビット行の６４個全てを非選
択とさせる。
構成された回路の１実施例のブロック図である。初期化
入力リード９は初期化信号を受は取るが、その信号は、
ＦＲＯＭ４０がアドレス入力リードＡ。乃至Ａ９上のア
ドレス信号に応答して選択されたデータワードか、又は
１６個の初期化データワードの１つかの何れかを供給す
るかを表わす。論理０の初期化入力信号が人力リード９
上に与えられると、インバータ８からの出力信号は論理
１でありそれはリード１３及び１４に印加される。論理
１の入力信号がデコーダ１の入力リード１３上に与えら
れると、デコーダ１は論理Ｏを制御バス１０の６４個全
てのデータリード上に論理０を与え、その際に書込可能
メモリアレイ２内の１２８ビット行の６４個全てを非選
択とさせる。
論理１の入力信号が書込可能初期化ワード１２の入力リ
ード１４上に与えられると、１６個の８ビット初期化ワ
ードが書込可能初期化ワード１２によってデータバス３
上に供給される。
ード１４上に与えられると、１６個の８ビット初期化ワ
ードが書込可能初期化ワード１２によってデータバス３
上に供給される。
制御バス１１は１６個の制御リード１１−１乃ｖ１１−
１ｃを有している。デコーダ７は、７１ｒレス入カリー
ドＡ０乃至Ａ、上に与えられる入力信号に応答して選択
される制御リード１１−１乃至１１−１６の選択された
１つに論理１を与える。
１ｃを有している。デコーダ７は、７１ｒレス入カリー
ドＡ０乃至Ａ、上に与えられる入力信号に応答して選択
される制御リード１１−１乃至１１−１６の選択された
１つに論理１を与える。
デ、コーダ７はデータバス１１の残りの非選択リードの
全てに論理０を与える。マルチプレクサ４は、制御バス
１１上の信号に応答して、データバス３によって担持さ
れる１６個の８ビツト二進ワードの１つを選択する。デ
コーダ７及びマルチプレクサ４は１２８ビット初期化ワ
ード内に含まれている１６個の８ビツトワードの１つを
選択することが可能であるので、１６個の可能な初期化
ワードの１つを選択することが可能である６ 初期化ワード回路には、リード１４上に論理１信号を供
給することによって選択される書込アレイ２の６５番目
の行を供給することによって実現される。この初期化行
内にストアされる１６個の二進ワードは他の行と同一の
態様で書き込まれており、従って１６個の初期化ワード
を供給する。
全てに論理０を与える。マルチプレクサ４は、制御バス
１１上の信号に応答して、データバス３によって担持さ
れる１６個の８ビツト二進ワードの１つを選択する。デ
コーダ７及びマルチプレクサ４は１２８ビット初期化ワ
ード内に含まれている１６個の８ビツトワードの１つを
選択することが可能であるので、１６個の可能な初期化
ワードの１つを選択することが可能である６ 初期化ワード回路には、リード１４上に論理１信号を供
給することによって選択される書込アレイ２の６５番目
の行を供給することによって実現される。この初期化行
内にストアされる１６個の二進ワードは他の行と同一の
態様で書き込まれており、従って１６個の初期化ワード
を供給する。
書込初期化ワードＸ２は、第１図の初期化ワードレジス
タ５の如き別個の回路Ｃはな＼、古込用能しモリアレイ
２の６５番目の行として実現されるので極めてコンパク
トである。更に、ＩＦ込可能初期化ワード１２は書込可
能アレイ２の本来的な選択回路を使用しくリード１０−
１乃至１０−６４の１つ又はリード１４上に論理１を供
給すること 、！による行選択）、従ってデ
ータバス１９上に供給されるワードを非選択とし且つ内
部初期化ワードを選択する初期化ワードレジスタ５（第
１図）内の回路（不図示）の必要性を取り除いており、
従って幾つかの部品を不要としている。
タ５の如き別個の回路Ｃはな＼、古込用能しモリアレイ
２の６５番目の行として実現されるので極めてコンパク
トである。更に、ＩＦ込可能初期化ワード１２は書込可
能アレイ２の本来的な選択回路を使用しくリード１０−
１乃至１０−６４の１つ又はリード１４上に論理１を供
給すること 、！による行選択）、従ってデ
ータバス１９上に供給されるワードを非選択とし且つ内
部初期化ワードを選択する初期化ワードレジスタ５（第
１図）内の回路（不図示）の必要性を取り除いており、
従って幾つかの部品を不要としている。
前述した如く、本発明のこの実施例は１６個の可能な初
期化ワードを供線する。従って１例えば、中央処理装置
を異なった動作モードに初期化させる為に最大１６個の
異なった二進ワードが必要とされる場合に、この様な初
期化ワードを本発明に基づいて与えることが可能である
。加熱、電源中断、ユーザによるコンピュータシステム
の再初期化等の種々の状況に応答すべく中央処理装置を
プログラムさせる為に幾つかの初期化ワードが必要とさ
れることがある。一方、単一のピンによってアドレスさ
れ且つアドレスバスＡ上に受は取られる信号から完全に
独立している従来の初期化ワードが所望される場合には
、１６個全ての書込可能初期化ワードをプログラムして
同一の二進ワードを供給させることが可能である。この
ことが行なわれる場合には、入力リードへ〇乃至Ａ、上
に受は取られる信号に無関係に入力リード９上の初期化
入力信号がその二進ワードを出力レジスタ行内に与える
。例えば、初期化ワードの１６個全ての８ビツトワード
を論理０に書き込むことによって、アドレス入力リード
ＡＩ、乃至Ａ、上の信号の如何に拘わらず入力リード９
上の論理０に応答して８ビツトワードｏｏｏｏｏｏｏｏ
が出力レジスタ６によって与えられる。この出力信号は
「クリア」出力信号として知られている。別の例として
、初期化ワードの１６個全ての８ビツトワードが論理１
にプログラムされていると、アドレス入力リードＡ。乃
至Ａ３上の信号に無関係に入力リード９上の論理Ｏに応
答して８ビツトワード１１１１１１１１が出力レジスタ
６によって与えられる。この出力信号は「プリセット」
出力信号として知られている。
期化ワードを供線する。従って１例えば、中央処理装置
を異なった動作モードに初期化させる為に最大１６個の
異なった二進ワードが必要とされる場合に、この様な初
期化ワードを本発明に基づいて与えることが可能である
。加熱、電源中断、ユーザによるコンピュータシステム
の再初期化等の種々の状況に応答すべく中央処理装置を
プログラムさせる為に幾つかの初期化ワードが必要とさ
れることがある。一方、単一のピンによってアドレスさ
れ且つアドレスバスＡ上に受は取られる信号から完全に
独立している従来の初期化ワードが所望される場合には
、１６個全ての書込可能初期化ワードをプログラムして
同一の二進ワードを供給させることが可能である。この
ことが行なわれる場合には、入力リードへ〇乃至Ａ、上
に受は取られる信号に無関係に入力リード９上の初期化
入力信号がその二進ワードを出力レジスタ行内に与える
。例えば、初期化ワードの１６個全ての８ビツトワード
を論理０に書き込むことによって、アドレス入力リード
ＡＩ、乃至Ａ、上の信号の如何に拘わらず入力リード９
上の論理０に応答して８ビツトワードｏｏｏｏｏｏｏｏ
が出力レジスタ６によって与えられる。この出力信号は
「クリア」出力信号として知られている。別の例として
、初期化ワードの１６個全ての８ビツトワードが論理１
にプログラムされていると、アドレス入力リードＡ。乃
至Ａ３上の信号に無関係に入力リード９上の論理Ｏに応
答して８ビツトワード１１１１１１１１が出力レジスタ
６によって与えられる。この出力信号は「プリセット」
出力信号として知られている。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなく種々
の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなく種々
の変形が可能であることは勿論である。
第１図は単一の初期化ワードを有する従来の書込可能リ
ードオンリーメモリのブロック図、第２図は第１図内の
書込可能アレイ２の概略図、第３図は多重初期化ワード
を供給可能な書込可能り−ドオンリメモリを有する本発
明に基づいて構成された回路の１実施例のブロック図、
である。 （符号の説明） １：デコーダ ２：書込可能メモリアレイ ３：データバス ４：マルチプレクサ ５：初期化ワードレジスタ ６：出力レジスタ ７：デコーダ ９：入力リード １０：制御バス １２：書込可能初期化ワード ４０：ＦＲＯＭ ＦＩＧ、 １ ３−１ ・ ・ ・ ３−Ｙ ・ ・ ・ ３
−１２８ＩＧ ２ ＦＩＧ、３
ードオンリーメモリのブロック図、第２図は第１図内の
書込可能アレイ２の概略図、第３図は多重初期化ワード
を供給可能な書込可能り−ドオンリメモリを有する本発
明に基づいて構成された回路の１実施例のブロック図、
である。 （符号の説明） １：デコーダ ２：書込可能メモリアレイ ３：データバス ４：マルチプレクサ ５：初期化ワードレジスタ ６：出力レジスタ ７：デコーダ ９：入力リード １０：制御バス １２：書込可能初期化ワード ４０：ＦＲＯＭ ＦＩＧ、 １ ３−１ ・ ・ ・ ３−Ｙ ・ ・ ・ ３
−１２８ＩＧ ２ ＦＩＧ、３
Claims (1)
- 【特許請求の範囲】 １、Ｎを正整数としてアドレス入力信号を受け取る為の
Ｎ複数個のアドレス入力端子を持っており、Ｍを正整数
としてＭ個のビットデータ出力ワードを与えるＭ個のデ
ータ出力端子を持っており、且つＫを正整数としてに個
の初期化入力端子を持っているメモリ回路において、Ｘ
を正整数としてに個のＭビットデータワードをストアす
る手段を有しており、前記ストアする手段は前記アドレ
ス入力信号に応答して前記データ出力端子上にＭビット
データワードを供給し、Ｌ個の初期化データ出力ワード
を供給する手段を有しており、前記供給する手段は各々
が前記初期化入力端子の関連する１つに接続されている
に個の初期化リードを持っており、前記供給する手段は
前記初期化入力リード上に受け取られた信号に応答して
前記データ出力端子上に前記Ｌ個の初期化出力ワードの
１つを供給することを特徴とするメモリ回路。 ２、Ｎを整数としてアドレス入力信号を受け取る為のＮ
複数個のアドレス入力端子を持っており、Ｍを正整数と
してＭ個のビットデータ出力ワードを与えるＭ個のデー
タ出力端子を持っており、且つ初期化入力端子を持って
いるメモリ回路において、Ｘを正整数としてＸ個のＭビ
ットデータワードをストアする手段を有しており、前記
ストアする手段は前記アドレス入力信号に応答して前記
データ出力端子上にＭビットデータワードを供給し、Ｌ
個の初期化データ出力ワードを供給する手段を有してお
り、前記供給する手段は初期化入力リードを前記初期化
入力端子に接続すると共にＫをＮ以下の正整数としてＫ
個のアドレス入力リードを選択したアドレス入力端子に
接続しており、前記供給する手段が前記初期化入力リー
ド及び前記Ｋ個の初期化入力リード上に受け取られた信
号に応答して前記データ出力端子上に前記Ｌ個の初期化
出力ワードの１つを供給することを特徴とするメモリ回
路。 ３、Ｎを正整数としてアドレス入力信号を受け取る為に
Ｎ複数個のアドレス入力端子を持っており、Ｍを正整数
として、Ｍビットデータ出力ワードを供給する為のＭ個
のデータ出力端子を持っており、Ｋを正整数としてに個
の初期化入力端子を持っているリードオンリメモリ（Ｒ
ＯＭ）回路において、Ｘを正整数としてＸ個のＭビット
データワードを非破壊的にストアする手段を有しており
、前記ストアする手段は前記アドレス入力信号に応答し
て前記データ出力端子上にＭビットデータワードを供給
し、Ｌを正整数としてＬ個の初期化データ出力ワードを
供給する手段を有しており、前記供給する手段は前記初
期化入力端子の関連する１つに各々を接続させたＫ個の
初期化入力リードを持っており、前記供給する手段は前
記初期化入力リード上に受け取られる信号に応答して前
記データ出力端子上に前記Ｌ個の初期化出力ワードの１
つを供給することを特徴とするリードオンリメモリ回路
。 ４、Ｎを正整数としてアドレス入力信号を受は取る為の
Ｎ複数個のアドレス入力端子を持っており、Ｍを正整数
としてＭビットデータ出力ワードを供給する為のＭ個の
データ出力端子を持っており、且つ初期化入力端子を持
っているメモリ回路において、ＬをＮ未満の正整数とし
てＬ個の入力リードを前記アドレス入力端子の選択した
ものに接続させると共にＫを正整数としてＸ個の出力リ
ードを持った第１デコーダを有しており、各々を前記第
１デコーダの前記出力リードの関連する１つに接続した
Ｋ個の入力リードを持っており且つＩをＭの整数倍数と
してＩ個の出力リードを持った書込可能論理アレイを有
しており、ＨをＮ未満の正整数とし前記アドレス入力端
子の選択したものに接続されたＨ個の入力リードを持っ
ており且つＧを正整数としてＧ個の出力リードを持った
第２デコーダを有しており、前記初期化入力端子に接続
した初期化入力リードを持っており各入力リードを前記
書込可能論理アレイの前記出力リードの関連する１つに
接続したＩ個の入力リードを持っており且つ１個の出力
リードを持った書込可能初期化ワード回路を有しており
、その場合に初期化入力信号が前記初期化入力リード上
に受け取られると前記可能初期化ワード回路は前記出力
リード上に１組の書込したＩ個の出力信号を供給し且つ
前記初期化入力リードが前記初期化入力信号を受け取ら
ない場合には前記書込可能初期化ワード回路は前記入力
リード上に受は取られた信号を前記出力リード上に供給
し、各々が前記第２デコーダの前記出力リードの関連す
る１つに接続されたＧ個のアドレス入力リードを持って
おり各々が前記書込可能初期化ワード回路の前記出力リ
ードの関連する１つに接続されている１個の入力リード
を持っており且つ各々が前記データ出力端子の関連する
１つに接続されているＭ個の出力リードを持ったマルチ
プレクサを有していることを特徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/652,352 US4646269A (en) | 1984-09-18 | 1984-09-18 | Multiple programmable initialize words in a programmable read only memory |
| US652352 | 1984-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112221A true JPS61112221A (ja) | 1986-05-30 |
Family
ID=24616522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204549A Pending JPS61112221A (ja) | 1984-09-18 | 1985-09-18 | 書込可能リ−ドオンリメモリにおける多重書込可能初期化ワ−ド |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4646269A (ja) |
| EP (1) | EP0175420A3 (ja) |
| JP (1) | JPS61112221A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939692A (en) * | 1988-09-15 | 1990-07-03 | Intel Corporation | Read-only memory for microprocessor systems having shared address/data lines |
| JPH0756749B2 (ja) * | 1989-09-29 | 1995-06-14 | 株式会社東芝 | 機能選択回路 |
| US5175831A (en) * | 1989-12-05 | 1992-12-29 | Zilog, Inc. | System register initialization technique employing a non-volatile/read only memory |
| US5230058A (en) * | 1989-12-05 | 1993-07-20 | Zilog, Inc. | IC chip having volatile memory cells simultaneously loaded with initialization data from uniquely associated non-volatile memory cells via switching transistors |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US7003475B1 (en) | 1999-05-07 | 2006-02-21 | Medcohealth Solutions, Inc. | Computer implemented resource allocation model and process to dynamically and optimally schedule an arbitrary number of resources subject to an arbitrary number of constraints in the managed care, health care and/or pharmacy industry |
| US6724665B2 (en) * | 2001-08-31 | 2004-04-20 | Matrix Semiconductor, Inc. | Memory device and method for selectable sub-array activation |
| US6735546B2 (en) | 2001-08-31 | 2004-05-11 | Matrix Semiconductor, Inc. | Memory device and method for temperature-based control over write and/or read operations |
| US7200743B1 (en) | 2002-09-30 | 2007-04-03 | Mindspeed Technologies, Inc. | Simultaneous initialization of a plurality of memory elements from among a plurality of initialization values |
| US6954394B2 (en) * | 2002-11-27 | 2005-10-11 | Matrix Semiconductor, Inc. | Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions |
| US7057958B2 (en) * | 2003-09-30 | 2006-06-06 | Sandisk Corporation | Method and system for temperature compensation for memory cells with temperature-dependent behavior |
| US7218570B2 (en) * | 2004-12-17 | 2007-05-15 | Sandisk 3D Llc | Apparatus and method for memory operations using address-dependent conditions |
| US7283414B1 (en) | 2006-05-24 | 2007-10-16 | Sandisk 3D Llc | Method for improving the precision of a temperature-sensor circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2937777C2 (de) * | 1979-09-19 | 1982-04-08 | Ibm Deutschland Gmbh, 7000 Stuttgart | Steuereinrichtung in einer elektronischen Datenverarbeitungsanlage zur Programmunterbrechung und für die Durchführung erzwungener Operationen |
| US4281398A (en) * | 1980-02-12 | 1981-07-28 | Mostek Corporation | Block redundancy for memory array |
| DE3202495A1 (de) * | 1982-01-27 | 1983-08-04 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren und vorrichtung zur ueberwachung einer kritischen anzahl von loesch- und/oder schreibzyklen eines elektrisch loeschbaren, programmierbaren nur-lese-speichers |
-
1984
- 1984-09-18 US US06/652,352 patent/US4646269A/en not_active Expired - Lifetime
-
1985
- 1985-09-13 EP EP85201461A patent/EP0175420A3/en not_active Ceased
- 1985-09-18 JP JP60204549A patent/JPS61112221A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0175420A3 (en) | 1988-06-01 |
| US4646269A (en) | 1987-02-24 |
| EP0175420A2 (en) | 1986-03-26 |
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