JPS63280352A

JPS63280352A - メモリ・アドレス・デコ−ド回路

Info

Publication number: JPS63280352A
Application number: JP11611187A
Authority: JP
Inventors: Tsutomu Yoshida; 努吉田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-05-13
Filing date: 1987-05-13
Publication date: 1988-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、マイクロ・コンピュータ・システム等の主
メモリのチップ・セレクト信号を生成するメモリ・アド
レス・デコード回路に関するものである。

〔従来の技術〕

一般にマイクロ・コンピュータ・システムでは一枚の基
板のうえに中央処理装置（以下ＣＰＵと略す）、メモリ
および必要最小限のＩ／Ｏコントローラを実装してシス
テムを構築することが多い。

そして、メモリの拡張に際してはメモリ・チップをシス
テムに追加できるように増設用のＩＣソケットをあらか
じめ基板に搭載しておいたり、より容量の大きなメモリ
・チップと交換したりする方法で実現されることが一般
的である。このためメモリ・アドレスのデコード回路は
、実装されるメモリ容量に応じてデコードすべきアドレ
ス空間が選択できるようになっているのが普通であり、
この種の選択はスイッチ切り換えにより設定されるのが
普通であった。　゛第２図には、従来のスイッチ選択によるメモリ・アドレ
ス・デコード回路を用いたマイクロ・コンピュータ・シ
ステムのメモリ部のブロック図が示されている。図にお
いて、１はＣＰＵ、２はアドレス・バス、３はデータ・
バス、４，５は主メモリを構成するメモリ・チップであ
り、４はシステムにすでに実装されている基本メモリ・
チップ、５は拡張用として必要に応じ後で追加される増
設メモリ・チップである。６，７は設定手段を構成する
スイッチであり、６は基本メモリ・チップ４および増設
メモリ・チップ５に使用可能な二種類の容量の異なるメ
モリ・チップの何れが実装されているかを指定するメモ
リ・チップ選択スイッチ、７は増設メモリ・チップが実
装されているかどうかを指定する増設メモリ・スイッチ
である。８はメモリ・チップ選択スイッチ６の状態と増
設メモリ・スイッチ７の状態に応じアドレス・バス２を
デコードして基本メモリ・チップ４のチップ・セレクト
信号９と増設メモリ・チップなのチップ・セレクト信号
／Ｏを生成するアドレス・デコード回路である。

ここで基本メモリ・チップ４および増設メモリ・チップ
５に使用可能な二種類の容量の異なるメモリ・チップを
、それぞれアドレスの深さが３２にでデータ幅が８ビツ
トの３２ＫＢ容量のＲＡＭと、アドレスの深さが６４に
でデータ幅が８ビツトの６４ＫＢ容量のＲＡＭとし、ア
ドレス・バス２が２０ビツト、すなわちＬＳＢ（ｆｉ下
位ビット）がＡＯでＭＳＢ　（最上位ビット）がＡ１９
の２０本のアドレス線によるＩＭＢメモリ空間のシステ
ムとして、第３図＋８）、　（ｂ）に示すメモリ・マツ
プに基本メモリ・チップ４と増設メモリ・チップ５が配
置されるものとすると、メモリ・チップにはＡＯからＡ
１５の１６本のアドレス線が供給され、３２ＫＢＲＡＭ
ではＡＯからＡ１４を使って３２にメモリ空間の１バイ
トが、６４ＫＢＲＡＭではＡＯからＡ１５を使って６４
に空間の１バイトが選ばれる。そして、アドレス・デコ
ード回路８にはＡ１５からＡ１９の５本のアドレス線及
びメモリ・チップ選択スイ°ツチ６．増設メモリ・スイ
ッチ７からの信号線が供給され、メモリ・チップのＩ　
ＭＢメモリ空間内の配置が選ばれるようにチップ・セレ
クト信号９．ｌＯが生成される。そこで、そのアドレス
デコード回路８の具体的な論理は第４図に示すような回
路になり、その真理値表は第５図に示すようになる。な
お、メモリ・チップ選択スイッチ６はＯＮ状態の時６４
ＫＢＲＡＭが、ＯＦＦ状態の時３２ＫＢＲＡＭが実装さ
れていることを意味し、増設メモリ・スイッチ７はＯＮ
状態の時増設メモリ・チップ５が実装されていることを
、ＯＦＦ状態の時増設メモリ・チップ５が実装されてな
いことを意味するもので、それぞれ、ＯＮ状態で論理“
０”、ＯＦＦ状態で論理“１”のメモリ・チップ選択信
号１１．増設メモリ指定信号１２を出力するようになっ
ている。

次にこの回路の動作であるが、第５図の真理値表かられ
かるように基本メモリ・チップ・セレクト信号９は、メ
モリ・チップ選択スイッチ６がＯＮ、すなわちメモリ・
チップ選択信号１１が論理“０”の時、アドレス空間Ｏ
から６４ＫＢのアクセスでアクティブになり、メモリ・
チップ選択スイッチ６がＯＦＦ、すなわちメモリ・チッ
プ選択信号１１が論理“ｌ”の時、アドレス空間０から
３２ＫＢのアクセスでアクティブになる。また、増設メ
モリ・チップ・セレクト信号／Ｏは、増設メモリ・スイ
ッチ７がＯＦＦ、すなわち増設メモリ指定信号１２が論
理“１”の時、常にインアクティブであり、増設メモリ
・スイッチ７がＯＮでメモリ・チップ選択スイッチ６が
ＯＮ、すなわち増設メモリ指定信号１２及びメモリ・チ
ップ選択信号１１が論理“０″の時、アドレス空間６４
ＫＢから１２８　ＫＢのアクセスでアクティブになり、
増設メモリ・スイッチ７がＯＮでメモリ・チップ選択ス
イッチ６がＯＦＦ、すなわち増設メモリ指定信号１２が
論理“０”でメモリ・チップ選択信号１１が論理′″１
１の時はアドレス空間３２ＫＢから６４／Ｏ１のアクセ
スでアクティブになる。

このようにメモリ・チップの実装状態に合わせてメモリ
・チップ選択スイッチ６および増設メモリ・スイッチ７
を正し°く合わせれば、システムで規定されたメモリ・
マツプにしたがったメモリ空間に基本メモリ・チップ４
およ増設メモリ・チップ５が配置されるように基本メモ
リ・チップセレクト信号９、および増設メモリ・チップ
セレクト信号／Ｏがアクティブになり、ＣＰＵＩからの
メモリ・リード信号１３．メモリ・ライト信号１４で正
しくアクセスすることができる。

〔発明が解決しようとする問題点〕

従来のメモリ・アドレス・デコード回路は以上のように
構成されているので、メモリ拡張する場合はメモリ・チ
ップ選択スイッチ６および増設メモリ・スイッチ７を実
装されるメモリ・チップに合わせて人手によるスイッチ
操作によって設定してければならないため設定を間違い
易く、設定を間違えると一つのメモリ・チップが二つの
異なるメモリ空間に二重に配置されたり、拡張したつも
りのメモリがメモリ空間内に配置されずに使用できなか
ったりの誤りを侵すなどの問題点があった。

また、物理的なスイッチにより設定されるので、設定を
変更する場合はＣＰＵからプログラムで自由に変更した
りすることはできず、場合によってはスイッチを操作す
るためにシステムの筐体のカバーを外したりの手間を必
要とすることがあった。

この発明は上記のような問題点を解消するためになされ
たもので、人手によるスイッチ操作を不要にし、ＣＰＵ
からの入出力命令で自由にプログラムできるメモリ・ア
ドレス・デコード回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリ・アドレス・デコード回路は、従
来物理的なスイッチにより構成されていた設定手段を、
ＣＰＵからの入出力命令で設定可能なレジスタで構成し
たものである。

また、この発明の別発明においては、上記のものに、シ
ステムの電源断時にレジスタに設定された情報を保持す
るバッテリを備えたものである。

〔作用〕

この発明においては、主メモリのアドレス空間上での配
置情報を入出力命令を用いてレジスタに設定することに
より、°当該レジスタからは従来のスイッチ信号と等価
な信号が得られ、これに応じてアドレス・デコード回路
はアドレス・バスをデコードし、主メモリのチップ・セ
レクト信号を生成する。従って、人手によるスイッチ操
作が不要となり、ＣＰＵからの入出力命令で自由にプロ
グラムできるようになる。

また、この発明の別発明においては、システムの電源断
時においても上記レジスタの内容がバッテリにより保持
されるので、電源再投入時においても再設定する必要が
なく、物理的なスイッチと同じ効果を持ちつつ、上記と
同様に作用する。

〔実施例〕

以下、この発明の一実施例を図を参照して説明する。

第１図はこの発明によるメモリ・アドレス・デコード回
路を用いたマイクロ・コンピュータ・システムのメモリ
部のブロック図であって、第２図と同一符号のものは同
一または相当部分を示す。

この第１図において、１５はアドレス・デコード回路８
に与える従来回路のスイッチ信号と等価なメモリ・チッ
プ選択信号１１と増設メモリ指定信号１２を保持する２
ビツトのレジスタ、１６はこのレジスタ１５に割り当て
られたＩ／Ｏアドレスをデコードし書き込みイネーブル
信号１７をレジスタ１５のＥ端子に与えるレジスタ選択
回路、１８はシステムの電源断時にもレジスタ１ｇの内
容を保持させるためのバッテリである。なお、レジスタ
１５のＧ端子にはｃｐｕｉからのＩｌｏうイト信号１９
が接続されている。ここで、レジスタ１５は従来回路の
メモリ・チップ選択スイッチ６および増設メモリ・スイ
ッチ７の二つのスイッチに対応して、メモリ・チップ選
択ビットと増設メモリ・ビットの２ビツトからなり、メ
モリ・チップ選択スイッチ６のＯＮおよびＯＦＦはメモ
リ・チップ選択ビットの論理“０”および論理“１”に
、また増設メモリ・スイッチ７のＯＮおよびＯＦＦは増
設メモリ・ビットの論理“０″および論理″１”に対応
する。そして、レジスタ１５の２ビツトの各々の入力は
データ・バス３のＤｏビットおよびＤ１ビット°に接続
され、メモリ・チップ選択ビットはＤＯビットに、増設
メモリ・ビットはＤ１ビットに対応している。このよう
に従来の物理的なスイッチの論理をレジスタの各ビット
に対応させ、システムのメモリ・マツプは第３図に従う
ものとすると、アドレス・デコード回路８の具体的論理
図は第４図、真理値表は第５図が同一のまま適用される
。

次に、上記のように構成されたメモリ・アドレス・デコ
ード回路の動作について、メモリの実装状態を操作員の
指定によらずプログラムで判定して、この回路をプログ
ラミングする場合を例に説明する。この場合メモリの実
装状態の判定方法は、この発明の直接意図するところで
はないので詳細な説明は省略するが、手順としては最大
メモリ構成の状態からメモリの有無を判定し実装状態に
あったデコード条件に設定するものとする。

すなわち、先ず、メモリの最大構成にデコード条件を合
わせるために、６４ＫＢＲＡＭ、増設メモリ有りとして
、プログラムはレジスタ１５にデータ・バス３のＤθビ
ットおよびＤ１ビットを論理“０”にして書き込み命令
を実行する。レジスタ１５は、この命令によるＩ／Ｏラ
イト信号１９とレジスタ選択回路１６からの書き込みイ
ネーブル信号１７で、データ・バス３のＤＯおよびＤ１
ビットを取り込み、メモリ・チップ選択信号１１および
増設メモリ指定信号１２を論理“０”で出力する。この
結果、第５図の真理値表かられかるように、基本メモリ
・チップ・セレクト信号９はメモリ空間Ｏから６４ＫＢ
へのアクセスでアクティブになり、増設メモリ・チップ
・セレクト信号／Ｏはメモリ空間６４ＫＢから１２８Ｋ
Ｂへのアクセスでアクティブになる。

次に、この状態でメモリ空間内の基本メモリ・チップ４
領域と増設メモリ・チップ５領域をメモリ・アクセスし
てメモリ・チップサイズを判定し、メモリの実装状態を
確認する。その後、メモリの実装状態に合わせて再度レ
ジスタの各ビットを書き込み直す。すなわちメモリ・チ
ップが３２ＫＢＲＡＭならばデータ・バス３のＤｏビッ
トを１”に、増設メモリ・チップ５がなければデータ・
バス３のＤ１ビットを“１″にしてレジスタ１５にプロ
グラムすることで、メモリの実装状態にあった基本メモ
リ・チップ・セレクト信号９および増設メモリ・チップ
・セレクト信号／Ｏを生成することができる。

このようにして設定されたレジスタ１５の内容は、シス
テムの電源が断たれてもバッテリ１８によって保持され
、電源再投入後に再プログラミングする必要がなく、物
理的なスイッチと同じ効果をもたらす。そして、メモリ
・チップを追加あるいは変更してメモリの拡張を行った
時は、このプログラムを実行することで操作員の介入を
必要とせずにメモリの実装状態にあった正しい設定が自
動的に行われる。

また、ここではメモリの実装状態をプログラムで判定し
て、メモリ・アドレス・デコード回路をプログラミング
する場合を例に説明したが、システムのＣＲＴターミナ
ルから操作員によって指定させるプログラミング方法な
ども有効であることは言うまでもない。

また、上述したプログラムを電源投入の度に実行するよ
うにすれば、バッテリ１８を省略することも可能である
。この場合、上記プログラムが電源投入とともに自動的
に実行されるようにしておけば、操作員の手の全くわず
らせることがなく、より効果的である。

なお、上記実施例ではレジスタ１５にメモリ拡張のため
の配置情報を割り当てたが、メモリ空間内の配置情報を
割り当てて、アドレス・デコード回路８でメモリ・チッ
プをメモリ空間内に自由に割り付けるようにしてもよい
。そして、レジスタ１５に割り当てたこれらの情報は例
で示した２ビツトに限らずなんビットでも良く、その情
報はコード化された情報でも良い。

また、アドレスのデコードはメモリ・アドレスのみにか
ぎらずＩ／Ｏアドレスであっても良く、アドレス以外の
データ・バス３やコマンド・ストローブ信号を条件とし
て同時にデコードするようにしても良い。

〔発明の効果〕

以上のように、この発明によれば、物理的なスイッチの
変わりに、ＣＰＵから入出力命令で設定可能なレジスタ
を設け、システムで規定されるアドレス・デコードの条
件信号をこのレジスタから得てアドレス・バスをデコー
ドするようにしたので、ＣＰＵからアドレス・デコード
の条件を自由にプログラムできるようになり、人手によ
るスイッチ操作を無くすことができる効果がある。

また、この発明の別発明によれば、上記レジスタの内容
を保持するバッテリを設け、システムの電源が断たれた
時バッテリによってその内容が保持されるようにしたの
で、電源再投入時にもその内容は変わらず物理的なスイ
ッチと同じ効果がある。このように、物理的なスイッチ
と同じ効果を持ちつつ、ＣＰＵからプログラマブルに設
定できるので、人手による設定誤りなどの誤操作を防ぐ
ことが可能になる。

【図面の簡単な説明】

第１図はこの発明によるメモリ・アドレス・デコード回
路を用いたマイクロ・コンピュータ・システムのメモリ
部を例示するブロック図、第２図は従来のスイッチ選択
によるメモリ・アドレス・デコード回路を用いたマイク
ロ・コンピュータ・システムのメモリ部を例示するブロ
ック図、第３図（ａ）、　（ｂ）は従来およびこの発明
の詳細な説明するためのシステムのメモリ・マツプを例
示する図、第４図は第１図および第２図のアドレス・デ
コード回路８の具体的論理回路を例示する接続図、第５
図は第４図の真理値表を示す図である。ｌはＣＰＵ、２はアドレス・バス、３はデータ・バス、
４は基本メモリ・チップ、５は増設メモリ・チップ、８
はアドレス・デコード回路、９は基本メモリ・チップ・
セレクト信号、／Ｏは増設メモリ・チップ・セレクト信
号、１１はメモリ・チップ選択信号、１２は増設メモリ
指定信号、１３はメモリ・リード信号、１４はメモリ・
ライト信号、１５はレジスタ、１６はレジスタ選択回路
、１７は書き込みイネーブル信号、１８はバッテリ、１
９はＩ／Ｏライト信号。なお、図中、同−杵号は同−又は相当部分を示す。代理人　　大　　岩　　増　　１ｊ１（ほか２名）第１
肥１８；　バ・・λつ千′ノ第６図（ａ）３２ＫＢ　ＲＡＭａＹ−ｔ　　　　　（ｂ）６４
ＫＢＲＡＭの亡乞第４図兜５図Ｘ：紐関係手続補正書（０殖昭和　　年　　月　　日２、発明の名称メモリ・アドレス・デコード回路３、補正をする者事件との関係　特許出願人住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉４、代理人住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正の対象発明の詳細な説明、図面の簡単な説明の欄。６、補正の内容（１）　　明細書第７頁第１５行目乃至第１６行目「基
本メモリ・チップセレクト信号９」とあるのを「基本メ
モリ・チップ・セレクト信号９」と補正する。（２）　　同書第７頁第１６行目乃至第１７行目「増設
メモリ・チップセレクト信号／Ｏ」とあるのを「増設メ
モリ・チップ・セレクト信号／Ｏ」と補正する。（３）　　同書第１４頁第１”７行目ｒＦ！ｐ！作員の
手の」とあるのを「操作員の手を」と補正する。、＜４）同書第１７頁第４行目「チップ、」の後に以ブ
の文を挿入する。「６はメモリチップ選択スイッチ、７は増設メモリ・ス
イッチ、」以上

Claims

【特許請求の範囲】

（１）コンピュータ・システムに実装されている主メモ
リのアドレス空間上での配置情報を設定する設定手段と
、この設定手段に設定された情報をデコード条件として
アドレス・バスの情報をデコードし主メモリのチップ・
セレクト信号を生成するアドレス・デコード回路とを備
えたメモリ・アドレス・デコード回路において、上記設
定手段を中央処理装置からの入出力命令により上記配置
情報を設定可能なレジスタで構成したことを特徴とする
メモリ・アドレス・デコード回路。
（２）レジスタは、当該レジスタに割り当てられたＩ／
Ｏアドレスをデコードして当該レジスタに書き込みイネ
ーブル信号を与えるレジスタ選択回路を具備して成るこ
とを特徴とする特許請求の範囲第１項記載のメモリ・ア
ドレス・デコード回路。
（３）コンピュータ・システムに実装されている主メモ
リのアドレス空間上での配置情報を設定する設定手段と
、この設定手段に設定された情報をデコード条件として
アドレス・バスの情報をデコードし主メモリのチップ・
セレクト信号を生成するアドレス・デコード回路とを備
えたメモリ・アドレス・デコード回路において、上記設
定手段を中央処理装置からの入出力命令により上記配置
情報を設定可能なレジスタで構成するとともに、システ
ムの電源断時に上記レジスタに設定された情報を保持す
るバッテリを備えたことを特徴とするメモリ・アドレス
・デコード回路。