JPS59185083A

JPS59185083A - メモリ・パツクのアドレス指定装置

Info

Publication number: JPS59185083A
Application number: JP59055939A
Authority: JP
Inventors: ラツセル・ワイ・アンダ−ソン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1983-03-23
Filing date: 1984-03-23
Publication date: 1984-10-20
Also published as: JPS6334554B2; EP0120525A2; US4566082A; EP0120525A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明は、プロセッサ・システムに接続されたメモリ・
パックをアドレス指定する装置に関する。

発明の背景パーソナル・コンピュータ、電子測定機器等の種々の電
子機器に、プロセッサ・システムが広く利用されている
。一般にこのプロセッサ・システムは、中央処理装置（
ＣＰＵ）としてのマイクロプロセッサと、マイクロプロ
グラムを記憶したリード・オンリ・メモリ（ＲＯＭ）と
、一時記憶装置としてのランダム惨アクセス・メモリ（
ＲＡＭ）とを具えている。ＲＯＭに記憶したマイクロプ
ログラムに応じて、ＣＰＵは、データ処理を行ない又ｉ
−Ｊ　ＲＡＭ内のプログラムを実行する。プロセッサ・
システムの機能を拡張したシ変更したりするには、ＲＯ
Ｍのマイクロコードの変更、再構成又はＲＡＭのメモリ
容量の拡張を行なう。この目的のためには、メモリ空間
を構成するメモリ・・ぐツク・システムが有効である。

メモリｅパックは、プロセッサ・システムの本来のＲＯ
Ｍの代わシに他のオ被レーテイング・システム用マイク
ロプログラムを記憶したＲＯＭを具えていたり、又は単
にメモリ容量を増加するためのＲＡＭを具えていたシす
る。

第１図は、メモリ・パックが取付は可能なプロセッサ・
システムを具えた従来装置を示すブロック図である。上
述の如く、電子装置本体すなわちプロセッサ・システム
（１０）は、メイン・パスα８ＮＣｉ続したＣＰＵ（１
２１，Ｒ，ＯＭ（１４）及びＲＡＭ（１６）を具えてい
る。

このメイン・バス（１８１は、使用する特定のＣＰＵに
合った適当なデータ線、アドレス線及び制御線を含んテ
ィる。ＣＰＵ（１３１ｄ８０８０型、Ｚ　−８Ｑ　Ａ型
等（７）、８　ヒツト・マイクロプロセッサでもよく、
この場合、アドレス・バスは１６本の線で構成される。

更に、システム００）は、バスαｇに接続された入力装
置として作用するキービード■と、システムの各要素に
クロック信号を供給するクロック発生器（２２１とを具
えている。バス（１８１に例えばロジック−アナライザ
の如き任意の電子機器（２４）を接続して、ＣＰＵ（１
２）によシこれを制御することができる。システム００
）にメモリ・パック０６）を取付けるため、システム（
１０）Ｋｆ−タ・コネクタ（２８）　、アドレス線ＡＯ
−Ａ１２用のアドレス・コネクタ（３０）及び制御コネ
クタ（３ｚを設け、これらコネクタ（２ａｌ　、　（３
０１及び（３２１をバス（１８１に接続している。この
例では、アドレス轡コネクタ（３ｏ）の接点数は１３個
なので、メモリ・パック（２６）のメモリ容量は８キロ
ビツト（又は８キロバイト）以下である。

メモリ・パック（２６）は、４個の２キロピント（又は
２キロバイト）メモリ素子附）〜（４ｏ）と、デコーダ
（４２）とを具えている。メモリ素子は、ＲＡＭ又はＦ
ｔＯＭの集積回路（ＩＣ）である。メモリ素子（３４）
〜（４ｏ）からの出力データ線はデータ・コネクタ（２
８）に接続され、アドレス線はアドレス・コネクタＣ３
０＋の線ＡＯ〜ＡＩＯに接続されている。また、コネク
タ（３ｏ）の線Ａｌｌ及びＡ１２はデコーダ（４２）の
入力端子Ａ及びＢに接続され、デコーダ（４２１の出力
端子（０，１，２，３）はメモリ素子（３４１〜（４Ｑ
ｌのイネーブル（可能化）端子Ｅに接続されている。デ
コーダ（４２）は、バス（ｌａから制御コネクタ（３２
を介してそのイネーブル端子Ｅに供給される〕ぐツク選
択信号によりイネーブルされる。デコーダ（４２は、メ
モリ素子（３４）〜ｆ４［］ｊの１つを選択する選択器
として作用する。メモリ素子がＲＡＭの場合は、読出し
・書込み制御線が更に必要である。メモリ・パック（イ
）は、このようにシステム（１０）に自由に取付け、取
外しができるものである。

しかし、この従来装置は、ＲＯＭを変更したりＲＡＭを
増加したシすることはできるが、メモリ・パック（２６
）がデコーダ（４渇を含め多くのＩＣ素子を有している
ため・母ツタ（２６）が大形となりかさ張る欠点がある
。メモリ・パックが大形であると、予備のメモリ・パッ
クの持運びが厄介なばがシでなく、プロセッサ・システ
ムにもメモリ・パックを取付けるためのパックに応じた
大きな空間が必要になる。

発明の目的したがって、本発明の目的の１っは、プロセッサ・シス
テムのプロセッサに結合するメモリ・ｉ４ツクをアドレ
ス指定する改良されたメモリ・・ぐツク・アドレス指定
装置の提供にある。

本発明の他の目的は、メモリ素子選択器をプロセッサ・
システム内に設け、プロセッサから特定のアドレス線を
介して送られる素子選択信号をメモリ・パック内の信号
路を通してメモリ素子選択器に戻すようにしたメモリ・
パックのアドレス指定装置の提供にある。

本発明の更に他の目的は、メモリ・パック内の素子数を
減少できるメモリ・・ぐツク・アドレス指定装置の提供
にある。

本発明の別の目的は、種々の形式及び容量のメモリ・７
４ツクを混在させて使用しうるメモリ・パック・アドレ
ス指定装置の提供にある。

発明の概要本発明のメモリ・パック・アドレス指定袋ｆＫヨレば、
メモリ・パック内で動作する特定のメモリすなわち応答
するメモリのアドレスは、メモリ・パックの構造によっ
て決定される。本発明では、メモリ・ノそツク内のメモ
リ素子を選択するメモリ素子選択器（デコーダ）をプロ
セッサ・システム内に設ける。デコーダへの選択大刀信
号は、メモリ＋＋　ｚｅソックびプロセッサ・システム
を結合するコネクタを介して、メモリーパック内のアド
レス線の一部から供給する。換言すれば、プロセッサ・
システムのメイン・バスからのアドレス線は、アドレス
・コネクタを介してメモリ・パック内のアドレス線に接
続する。そして、メモリ・ノぐツク内のこれらアドレス
線の一部をプロセッサ内のデコーダへの信号返送線とし
て用いる。デコーダの出力信号は、プロセッサ・システ
ム及びメモリ・ツヤツクを結合するコネクタを介してメ
モリ・パック内のメモリ素子のイネーブル端子に供給す
る。アドレス線とデコーダ入力との関係はメモリ・パッ
ク内の信号路の構造により決まるので、プロセッサ・シ
ステムに対し種々の大きさ及び形式のメモリｅノやツク
を混在させて使用することができる。

また、本発明によれば、メモリ・ノやツク内の素子数を
減少できるためメモリ・パックを小形にすることができ
る。

発明の実施例以下、本発明の好適な実施例を示す添付図を参照して本
発明を具体的に説明する。第２Ａ図は、本発明の第１実
施例を示すブロック図である。この図は、本発明に関連
する電子装置本体であるプ１２６）のみを示す。システ
ム００）において、メイン・バス（１８１からの１６本
のアドレス線ＡＯ〜Ａ１５を１６対のアドレス接点ＡＯ
−Ａ１５　（便宜上同じ符号を用いる。

以下同様とする。）から成るアドレス・コネクタ（３０
）の一方のアドレス接点（第１アドレス接点）に接続し
、デコーダ（４２）の入力端子Ａ、Ｂ及びＣｉ３対の返
送接点ＢＯ−Ｂ２から成る返送コネクタ（４ｈ）の一方
の返送接点（第１返送接点）に接続する。デコーダ（４
２！のイネーブル端子Ｅは、バス１１８）を介して・ぐ
ツク選択信号を受け、デコーダ（４２）の８個の出力端
子（０〜７）は、８対の選択接点ＣＯ〜Ｃ７から成る選
択コネクタ（４８）の一方の選択接点（第１選挟接点）
に接続する。ＡＯ、ＢＯ及びＣｏはそれぞれ対応す゛る
ワードの最下位ビット（ＬＳＢ）に対応し、Ａ１５．Ｂ
２及びＣ７はこれらのワードの最上位ピノ）　（ＭＳＢ
）に対応する。メモリ・パンク（２６）は、ＲＡＭ又は
ＲＯＭでよい４個の２キロビツト（又は２キロバイト）
のメモリ素子Ｃ３４）〜（４＋）＋を具える。各メモリ
素子は２キロビツト（又は２キロバイト）なので、各メ
モリ素子をアドレス指定するには、それぞれ１１本めア
ドレス線が必要である。よって、メモリ・パックｔ２０
において、メモリ素子Ｃ３ａ〜（４０１のアドレス端子
をアドレス・コネクタＧ３ωの他方のアドレス接点（第
２アドレス接点）　ＡＯ〜Ａ１５の中ＡＯ〜ＡＩＯに接
続し、イネーブル端子Ｅを選択コネクタ（囮の他方の選
択接点（第２選挟接点）ＣＯ〜Ｃ３に接続する。メモリ
・パック（２６）は４個のメモリ素子を有するので、メ
モリ素子の１つを選択するには、アドレス線Ａｌｌ及び
Ａ１２を用い本体側より素子選択信号を返送コネクタ（
４６）を介してデコーダＴｅ′；！！の入力端子Ａ及び
Ｂに供給すればよい。この場合、残シのアドレス接点Ａ
１３〜Ａ１５は、接触していても信号の送受には無関係
である。上記のように４個のメモリ素子を有するメモリ
ーパックのみを使用し他の任意のメモリ・ツクツクを使
用しない装置にあっては、これら素子選択信号をデコー
ダ（４２の端子Ａ及びＢに直接供給してもよい。上記の
ように構成したシステム００）とメモリ・パック齢）を
各コネクタ国、　（４６）及び（４８）を介して結合す
ると、アドレス・コネクタ（３０）のアドレス接点Ａｌ
ｌ及びＡ１２を介して１旦メモリ・パック（２６）内に
送られた素子選択信号は、返送コネクタ（４６）の返送
接点ＢＯ（ＬＳＢ）及びＢ１を介して再びシステム００
）に返送される。使用しない返送接点Ｂ２は、メモリ・
・やツク（２６）内において接地する。一般的なメモリ
に存在するデータ線及び他の制御線は、本発明に無関係
のため省略する。

このように、本発明においては、メモリ・ツクツク（２
６）をコネクタＣ３０）　、　（４６）及び（囮により
プロセッサ・システム００）に取付けることに注目され
たい。メモリ・パック（２６）を取付けると、ＣＰＵ（
１２＋は、・ｆス０８）を介してパック選択信号をデコ
ーダ（４２）に供給し、デコーダ（４２）をイネーブル
する。アドレス信号ＡＯ〜Ａ１５（便宜上アドレス接点
と同じ符号を用いる。

以下同様とする。）は、ＣＰ　Ｕ　（１２＋からアドレ
ス・コネクタｌ３０）に供給する。アドレス信号Ａｌｌ
及びＡ１２のみが、アドレス噛コネクタ（３０１メモリ
・−やツク（２６＋内の信号路（２１０）及び（２２０
）　、返送コネクタ（４８）を介してデコーダ（４２！
の入力端子Ａ及びＢに供給される。デコーダ（４２の入
力端子Ｃ（ＭＳＢ）は、接地されていて使用されない↓
デコーダ（４２）は、アドレス信号Ａｌｌ及びＡ１２を
デコードし選択コネクタ（４８）の選択接点ＣＯ〜Ｃ３
の１つを選択して、その論理レベルを「高」にする。こ
の「高」レベルニよシ、メモリ素子（至）〜顛の１つを
イネーブルする。アドレス信号ＡＯ−ＡＩＯが各メモリ
素子におけるアドレスを指定する。上述のようにすれば
、メモリ・１’ツク（２６）内にデコーダ（４渇がなく
てもよいので、メモリ・パック（２６）に必要な素子の
数が減少し、メモリ・パック（２６）を小形化すること
ができる。返送コネクタ（４６）は３対の接点を具え、
また選択コネクタ（４８）は８対の接点を具えているの
で、メモリａハックＧ！６）は最高８個の異なるメモリ
素子を独立に選択できる（第２Ｂ図参照）。メモリ素子
の選択とアドレス信号との関係がコネクタ（４０及び（
化量の信号を結合するメモリ・パック翰内の結合路に応
じて決まる点に注意されたい。

第２Ｂ図は、第２Ａ図の第１実施例の他の使用例を示す
ブロック図である。この例においては、メモリ・パック
＠は、８個の８キロビツト（又は８キロバイト）のメモ
リ素子ｔ３４）〜（４０）及び（５０）〜（５６）を具
える。メモリ素子を選択する素子選択信号として上位３
ビツトのアドレス線Ａ１３〜Ａ１５を用いるので、メモ
リ・パック（２６）内において、アドレス・コネクタ回
のアドレス接点Ａ１３　、　Ａ１．４及びＡ１５をそれ
ぞれ返送コネクタ（４６）の返送接点ＢＯ，Ｂｌ及びＢ
２に接続し、選択コネクタ（４８）の選択接点ＣＯ〜Ｃ
７をそれぞれメモリ素子Ｃ′Ｉ）４１〜（４０、及び（
５０）〜（５６）のイネーブル端子Ｅに接続する。コネ
クタ（３０）　、　（ｌｃｉ）及び（４８ｊとデコーダ
（４２）との接続関係は、第２Ａ図の場合と同じである
。よって、上記第１実施例においては、メモリ・パック
内のメモリ素子の数が８個以下ならば、プロセッサ・シ
ステム（本体）００）に異なる種類のメモリ・パックを
取付けることができる。

本発明は、アドレス線の本数により決まる数取上にメモ
リ容量を拡張するバンク切替技術にも適用できる。第３
図は、本発明の第２実施例を示すブロック図である。プ
ロセッサ・システム００）内において、コネクタ００）
、（４６）及び（４８）とデコーダ（４２Ｉとの関係は
、第２Ａ図及び第２Ｂ図に示した第１実施例の場合と同
じである。プロセッサ・システム（１０）は更に第２の
デコーダ（バンク選択器）６Ｑを具えており、このデコ
ーダ６秒は、コネクタ［Ｆ］０）、メモリφパック（２
６）内の所定の信号路及びコネクタ曽を介して、バスａ
印からバンク選択信号ＢＳＱ及びＢＳｌを受ける。デコ
ーダ艶の出力を４対の接点から成るバンク選択コネクタ
（６４１に接続する。メモリ・パック（２６）は、それ
ぞれ４個の１６キロビツト（又は１６キロバイト）メモ
リ素子と４個のアンド０ゲートとを有する２個のメモリ
・バンク（６６）及び（６□□□を具える。１４本のア
ドレス線ＡＯ〜Ａ１３をアドレス書コネクタ（至）のア
ドレス接点ＡＯ〜Ａ１３及び各メモリ素子のアドレス端
子間に接続する。また、アドレス・コネクタ（３０）の
アドレス接点Ａ１４及びＡ１５を返送コネクタ（４６）
の返送接点ＢＯ及びＢ１にそれぞれ接続する。アンド・
ダートＱＯ）がデコーダ（４７Ｊから素子選択信号ＣＯ
を受け、且つデコーダ５秒からバンク選択信号ＤＯを受
けると、メモリ素子（２）がイネーブルされる。同様に
、素子選択信号Ｃ１〜Ｃ３及びバンク選択信号Ｄｏに応
じて、アンド・グー）　（７７ｒ　−Ｃ１６）はメモリ
素子（３Ｇ）〜（４（ｊをイネーブルする。また、素子
選択信号Ｃｏ−Ｃ５及びバンク選択信号Ｄ１に応じて、
アンド令ダート（７８１〜（８４）はメモリ素子＋５０
ｔ〜（５６）をイネーブルする。この実施例においても
、デコーダ（４２１及ヒｔ５秒が共にプロセッサ・シス
テム００）の一部であり各メモリ・パックに設けられて
いないため、メモリ・／？バンク可能な限り小さくでき
る点は、第１実施例と同様である。第３図に示すメモリ
・パック（２６）は、コネクタ（６４）が４対の接点で
構成されているので、最高４個の選択可能なメモリ・バ
ンクを収容できる。

以上、本発明の好適な実施例についてのみ説明したが、
当業者には本発明の要旨を逸脱することなく種々の変形
が可能であることが理解できるであろう。例えば、アド
レス・コネクタ及び他のコネクタの接点数は任意所望の
数でよく、また、メモリ素子選択器及びバンク選択器の
入力側にラッチ回路を設けてもよい。更に、バンク選択
器は、プロセッサ・パスから直接バンク選択信号を受け
るようにしてもよい。

発明の効果上述の如く、本発明のメモリ・ノＲツク・アドレス指定
装置は、メモリ素子選択器すなわちデコーダの如き回路
を各メモリ・ｉ＋ツク内ではなくプロセッサ・システム
（電子装置本体）００）内に設けるので、メモリ・パッ
ク内の素子数を減少でき、メモリ・パンクを小形化でき
る。一般に、プロセッサ・システムには、これら付加的
な素子を取付けるに充分な空間がある。また、本発明で
は、各メモリ・ｉ４ツク内の信号路の接続により素子選
択信号を制御するので、多くの異なる形式及びメモリ容
量のメモリ・パックを利用できる。

更に、本発明の好適な実施例は、従来構成のメモリ・パ
ンクを本発明に用いるメモリ・パックと混在させて使用
することもできる。例えば、どれかのメモリ・パックが
素子選択器を具えている場合、本発明におけるプロセッ
サ・システム（１０）にはその接続に必要なすべての接
点があるので、このメモリ・パックを利用することがで
きる。また、この場合、本体内のデコーダはこのメモリ
・パックには使用しないことはいうまでもない。よって
、従来のメモリ・パック、すなわち、それぞれ独自のデ
コーダを有しすべてのメモリ・アドレス線に直接接続す
るメモリ・パックに対しても、本発明を用いることがで
きる。

【図面の簡単な説明】

第１図は従来のメモリ・パック・アドレス指定装置を示
すブロック図、第２Ａ図及び第２Ｂ図は本発明の好適な
第１実施例を示すブロック図、第３図は本発明の好適な
第２実施例を示すブロック図である。図において、（１０）は電子装置本体、（２６）はメモ
リ・パック、（３４ｊ〜（４０及び６０）〜（５６）は
メモリ素子、（４２！はメモリ素子選択器、ＡＯ〜Ａ１
５は本体側が第１アドレス接点、・七ツク側が第２アド
レス接点、ＢＯ〜Ｂ２は本体側が第１返送接点、パック
側が第２返送接点、ＣＯ〜Ｃ７は本体側が第１選挟接点
、パック側が第２選挟接点である。代理人　伊藤　貞

Claims

【特許請求の範囲】

電子装置本体に接続されたメモリ・パックのアドレスを
指定する装置において、上記本体には、アドレス信号を
受ける複数の第１アドレス接点と、第１返送接点と、こ
の第１返送接点に入力端子が接続されたメモリ素子選択
器と、この選択器の出力端子に接続された複数の第１選
択接点とを設け、上記メモリ・７４ツクには、複数のメ
モリ素子と、このメモリ素子のアドレス端子に一部が接
続された複数の第２アドレス接点と、これらの第２アド
レス接点の余部又はその一部に接続された第２返送接点
と、上記メモリ素子を選択する第２選択接点とを設け、
上記第１アドレス接点、第１返送接点及び第１選択接点
をそれぞれ第２アドレス接点、第２返送接点及び第２選
択接点に接触させることを特徴とするメモリ・パックの
アドレス指定装置。