JPH0261736A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）　　一実施例の説明 （第２図、第３図、第４図） （ｂ）　　他の実施例の説明 （第５図、第６図） （Ｃ）　　別の実施例の説明 発明の効果 〔概要〕 複数のバンクを有するメモリ装置をデータ処理装置が、
バンクを独立に指定してメモリアクセスするメモリアク
セス制Ｊ２１方式に関し、メモリサイクルの時間を短縮
することを目的とし、 複数のバンクを有するメモリ装置と、該メモリ装置をア
クセスするデータ処理装置とを有し、該データ処理装置
が該複数のバンクの一つを指定して該メモリ装置をアク
セスするメモリアクセス制御方式において、バンク指定
情報をデコードして各バンクの起動信号を発生するため
のデコーダをデータ処理装置に設け、該起動信号で該メ
モリ装置の所望のバンクを起動制御する。

〔産業上の利用分野〕

本発明は、複数のバンクを有するメモリ装置をデータ処
理装置が、バンクを独立に指定してメモリアクセスする
メモリアクセス制御方式に関する。

多くのデータ処理システムでは、メモリ装置へのアクセ
ス競合を回避するために、メモリ装置は複数のバンクに
分割され、各々のバンクを独立に動作させることにより
、スルーブツトを向上させる方策が採られている。

そのため、各々のバンクを効率良く、且つ確実に動作さ
せるメモリアクセス制御方式が望まれている。

〔従来の技術〕

第７図は従来技術の説明図である。

メモリ装置ｌは、メモリ装置１をアクセスするデータ処
理装置２と、アドレスバス、データバス（図示せず）及
び種々の制御信号線（全ては図示せず）により接続され
ている。

メモリ装置１は、４つのバンク１ａ−１ｄに分割され、
各々のバンクは独立に動作する。

データ処理装置２には、ＣＰ　ｔＪ　２０と、アドレス
レジスタ２１と、メモリ起動指示ＦＦ（フリップフロッ
プ）２２が設けられており、メモリ装置１には、バンク
指定情報をデコードし、起動信号を発生するデコード回
路１４が設けられ、各バンク１　ａ−１ｄには、起動制
御部として、アンド回ＦＩＰ１１０と、起動状態信号を
発生する起動状態保持ＦＦＩＩと、アンド回路１２と、
メモリアドレスをラッチするアドレスラッチ回路１３と
が設けられている。

この例では、各バンク起動は次のように行われる。

アドレスＣＡＢＯ〜２９の３０ビツトのアドレスの内、
ＣＡ３２８．２９の２ビツトをバンク指定情報として用
い、残りの２８ビツトをバンク内アドレスとして用いる
。

データ処理装置２が、メモリ装置ｌをアクセスする場合
、メモリ起動指示ＦＦ２２をセットし、メモリ起動信号
５ＴＡＲＴをオンすると同時に、アドレスレジスタ２１
より２ビツトのバンク情報を含むアドレスバスにアドレ
ス情報を送出する。

メモリ装置１では、２ビツトのバンク情報をデコード回
路Ｉ４でデコードし、対応するバンク１ａ−１ｄの起動
信号５ＴＡＲＴのアンド回路１０を開く。

アンド回路ｌＯの出力は、起動状態ＦＦＩＩにセットさ
れ、図示しないメモリー制御部へ起動信号を与え、アン
ド回路１２よりアドレスラッチ回路１３ヘラツチイネー
ブル信号を出力し、メモリアドレスをラッチせしめ、メ
モリ素子へ供給する。

〔発明が解決しようとする課題〕

従来技術では、所望のバンクが起動されるまでの時間と
して、アドレス送出プレイτ１、デコドデレイτ２、ア
ンドプレイτ３の合計時間がかかる。

即ち、バング起動状態保持ＦＦ　１１がセットされるま
で（τｌ＋τ２＋τ３）の時間を見込む必要がある。

従ってデータ処理装置２とメモリ装置ｔとが同一のクロ
ックで同期して動作しているような同期システムでは、
１サイクルの時間がこの値で決まってしまうから、■サ
イクルの時間が長くなるという問題が生じていた。

又、データ処理装置２からバンク起動指示情報が、メモ
リ装置１に伝達されるまでに、アドレス線、デコード回
路、アンド回路の故障の可能性が考えられ、これらの故
障が発生した場合、所望のバンクが起動されないか、間
違ったバンクが起動され、誤ったデータが転送され、信
顛性を著しく低下させるという問題もあった。

従って、本発明は、メモリサイクルの時間を短縮するこ
とのできるメモリアクセス制御方式を提供することを目
的とする。

又、本発明は、メモリサイクルの時間を短縮するととも
に、起動状態の正常性を監視することのできるメモリア
クセス制御方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、複数のバンクｌａ〜１
ｄを有するメモリ装置１と、該メモリ装置１をアクセス
するデータ処理装置２とを有し、該データ処理装置２が
該複数のバンクｌａ〜１ｄの一つを指定して該メモリ装
置ｌをアクセスするメモリアクセス制御方式において、
バンク指定情報をデコードして各バンクの起動信号を発
生するためのデコーダ２３をデータ処理装置２に設け、
該起動信号で該メモリ装置１の所望のバンクｌａ〜１ｄ
を起動制御するものである。

又、本発明は、−ヒ述の構成に加え、前記バンク起動信
号と前記バンク指定情報との対応の正常性を監視するバ
ンク状態監視部３を設けたものである。

〔作用〕

本発明では、データ処理装置２内にデコーダ２３を設け
ているので、インターフェイス上に各バンク毎の起動信
号を送出することができる。

従って、プレイは、アドレスプレイと同一のインターフ
ェイスプレイτ１のみで済むことから、メモリサイクル
が大幅に短くなる。

又、インターフェイス上に各バンク毎の起動信号が出力
されるので、バンク起動信号とバンク指定情報の対応に
より、起動状態の正常性を監視でき、信軌性を向−Ｈさ
せる。

〔実施例〕

（ａ）　　一実施例の説明 第２図は本発明の一実施例構成図である。

このデータ処理システムは、２台以上のデータ処理装置
２−０．２−１−が、２台以上のメモリ装置１−０、■
−１−・−とバンク状態監視部３にバス４により接続さ
れている。

バス４は、アドレスバス４ａとデータバス４ｂと、バン
ク起動信号線４Ｃと、他の制御線４ｄとを含み、データ
処理装置２−０．２−１・〜とメモリ装置１−０、ｌ−
１、−・−を接続する。

バンク状態監視部３には、アドレスバス４ａとバンク起
動信号線４Ｃとが入力されている。

第３図は本発明の一実施例ブロック図である。

図中、第１図、第２図及び第６図で示したものと同一の
ものは同一の記号で示してあり、■４はＤＲＡＭｉｌｉ
ｉＪ御部であり、起動状態保持１”　Ｆ　１１の起動保
持信号ＢＯＣＹＣに応じて、後述するメモリ素子部を起
動し、メモリサイクル（３サイクル）後起動状態保持Ｆ
ＦＩＩをリセントするもの、１５はメモリ素子部であり
、ＤＲＡＭで構成され、アドレスラッチ回路１３のアド
レスＢＯＡＬでメモリアクセスされるものである。

２４は起動指示ＦＦであり、クロックＣＬＫに同門して
、デコーダ２３のバンク０セレクト信号を１サイクル保
持し、バンク０の起動信号ＢＮＫＵ　Ｏを発生するもの
、２５はタイミング回路であり、起動信号ＢＮＫｔＪＯ
、メモリアドレスＣＡＤ００〜２９の出力タイミングを
制御部するもの、２６ａ、２６ｂは各々ドライバであり
、起動信号ＢＮＫＵＯ、メモリアドレスＣＡＢＯＯ〜２
９をタイミング回路２５のタイミングで出力するもので
ある。

尚、バンク１ｂ、Ｉｃ、ｌｄもバンク１ａと同一の構成
を有している。

第４図は本発明の一実施例タイムチャート図である。

ＣＰＵ２０から送出される３０ビツトのアドレス情報Ｃ
ＡＢＯＯ〜２９の内、バンクを指定する部分をＣＡＢ２
８．２９の２ビツトとし、残り２８ビツトのＣＡＢＯＯ
〜２７は各バンク内のアドレスとして使用される。

ＣＡＢＯＯ〜２９はメモリアクセス開始時に、ＣＰＵ２
０からアドレスレジスタ２１にセットされるとともに、
２ビツトのバンク指定のＣＡ３２８．２９はデコーダ２
３を通り、起動指示ＦＦ２４に人力される。

起動指示ＦＦ２４は各バンク１３〜１ｄ毎に設けられて
おり、デコーダ２３によりバンク０（１ａ）が指定され
ると、起動指示ＦＦ２４ａがセットされ、起動信号ＢＮ
ＫＵＯが出力される。

起動信号ＢＮＫＵＯは、バンク０（ｌａ）の起動を指示
する信号であり、■スロットのみオンとなる。

タイミング回路２５によってドライバ２６ａ、２６ｂよ
り起動信号ＢＮＫＵＯ、アドレス情報ＣＡＢＯＯ〜２９
がインターフェイス上に送出される。

起動信号ＢＮＫＵＯが、メモリ装置１に到達すると、バ
ンク１ａの起動状態保持ＦＦＩＩがセットされると同時
に、アンド回路】２を開き、アドレスラッチ回路１３の
セットクロツタを有効にし、送出されてきたアドレス５
ＡＢＯＯ〜２７をラッチせしめる。

起動状態保持ＦＦの出力ＢＯＣＹＣは、ＤＲＡＭ８ｉｉ
ＩＩ′ａ部１４を起動し、アドレスラッチ回路１３のア
ドレスＢＯＡＬを受けるメモリ素子部１５のタイミング
、制御信号を生成せしめる。

起動指示ＦＦ２４　ａは、第４図のように起動状態保持
ＦＦＩＩへ起動信号ＢＮＫＬ！Ｏを伝えるだけでよいか
ら、■スロット間保持すればよく、起動状態保持ＦＦＩ
Ｉは、第４図に示すように、起動状態をメモリアクセス
が終了する第３スロツトの最後まで保持する。

このため、Ｄ　ＲＡ　Ｍ　＠御部１４はメモリアクセス
サイクルの３スロツト（３バスサイクル）が終了すると
、アクセス終了スロット信号を発生し、起動状態保持Ｆ
ＦＩＩとアドレスラッチ回路１３をリセットする。

バンクｉｂ、ＩＣ２１ｄの選択の場合も同様であり、第
４図のようにインターリーブ制御もできる。

このようにして、データ処理装置２内で、各バンク毎の
起動信号を作成して送出することにより、起動信号を早
くメモリ装置に伝達でき、インクフェイス上のプレイの
τ１で所望のバンクを起動できる。

従って、メモリインターフェイスのバスサイクルを短縮
でき、システムの速度向上を達成できる。

（ｂ）　　他の実施例の説明 第５図は本発明の他の実施例構成図であり、バンク状態
監視部３の構成を示している。

図中、３０はバンク指定情報保持ＦＦであり、アドレス
バス４ａ上の２ビツトのバンク指定情報５Ａ８２Ｂ、２
９を保持するもの、３１はデコダであり、バンク指定情
報保持ＦＦ３０のバンク指定情報５ＡＢ２８．２９をデ
コードし、各バンクのセレクト信号を生成するものであ
る。

３２はバンク起動信号保持ＦＦであり、各々バンク起動
信号線４Ｃのバンク起動信号を保持するもの、３３ａ〜
３３ｄは各々排他的反転論理和回路（ＥＮＯＲ）であり
、デコーダ３１の各セレクト信号と、バンク起動信号保
持ＦＦ３２のバンク起動信号ＢＮＫＵＯＤ−ＢＮＫＵ３
Ｄの排他的論理和をとり、一致、不一致を検出するもの
、３４はアンドゲートであり、ＥＮＯＲ３３ａ〜３３ｄ
の出力の論理積をとり、バンク起動信号とバンク指定情
報との正常性を出力するものである。

３５ａ〜３５ｄはカウンタであり、各バンク起動信号Ｂ
ＮＫＵＯ−ＢＮＫＵ３の立下りによってメモリサイクル
である３スロツト分ローとなる各バンクの使用可能状態
信号ＢＯＡＶＬ−Ｂ３ＡＶＬを発生するもの、３６ａ〜
３６ｄは各々アンドゲートであり、バンク使用可能状態
信号ＢＯＡＶＬ−Ｂ３ＡＶＬとバンク起動信号ＢＮＫＵ
Ｏ−ＢＮＫＵ３との論理積をとるもの、３７ａはオアゲ
トであり、アンドゲート３６ａ〜３６ｄの出力の論理和
をとるもの、３７ｂは、フリップフロップであり、オア
ゲート３７ａの出力を１スロツト（サイクル）保持する
ものである。

３８ａはナンド（ＮＡＮＤ）ゲートであり、アンドゲー
ト３４の出力の正常性を示す信号ＯＫＩと、フリップフ
ロップ３７ｂの出力ＯＫ２のナンドをとるもの、３８ｂ
はオアゲートであり、バンク起動信号保持ＦＦ３２のバ
ンク起動信号ＢＮＫｔＪ　Ｏ，Ｄ〜ＢＮＫＵ３Ｄの論理
和をとるもの、３９はアンドゲートであり、ナントゲー
ト３８ａの出力とオアゲート３８ｂの出力との論理積を
とりエラー信号をデータ処理装置に通知するものである
。

第６図は本発明の他の実施例タイムチャート図であり、
第５図構成の動作について、第４図及び第６図を用いて
説明する。

データ処理装置２のアドレスバス４ａ上の２ビツトのア
ドレス５Ａ８２８．２９は、−足保持用ＦＦ３０にセッ
トされた後、デコーダ３１によりバンクセレクト信号に
変換される。

一方、データ処理装置２から送出されたバンク起動信号
ＢＮＫＵＯ〜ＢＮＫＵ３は、−足保持用ＦＦ３２で保持
されｌクロック遅れて、ＥＸＯＲ回路３３ａ〜３３ｄに
入力する。

ＥＮＯＲ回路３３ａ　〜３３ｄでは、保持用ＦＦ３２の
バンク起動信号ＢＮＫＵＯＤ−ＢＮＫＵ３Ｄとデコーダ
３１からのバンクセレクト信号との一致を判定する。

全てが、一致していれば、インターフェイス上のバンク
起動信号と、バンク指定情報は一致しており、全てのＥ
ＮＯＲ回路３３ａ〜３３ｄの出力は“１”となり、後段
のアンド回路３４の出力のＯＫＩ信号が“１”となる。

又、バンク起動信号ＢＮＫＵＯ〜３は、各バンクが使用
可能状態の時にいずれか１つの信号のみが１スロツト分
オンになる規定であるため、この規定に違反すると、即
ち２つ以上のバンク起動信号が同時に発生すると、アン
ド回路３４のＯＫＩ信号は１”とならない。

このようにして、インターフェイス上のバンク起動信号
とバンク指定情報との対応がチエツクされる。

一方、バンク起動信号ＢＮＫＵＯ〜ＢＮＫＵ３は、アン
ドゲート３６ａ〜３６ｄでバンク使用可能状態信号ＢＯ
ＡＶＬ７Ｂ３ＡＶＬとの論理積がとられる。

バンク使用可能状態信号ＢＯＡＶＬ−Ｂ３ＡＶＬは、通
常“ハイ”のバンク使用可能を示し、バンク起動信号Ｂ
ＮＫＵＯ−ＢＮＫＵ３の立下りで、メモリサイクルであ
る３サイクル分“ロー”のバンク使用中状態すなわち、
バンク使用不可能状態を示す。

従って、いずれかのバンク起動信号が発生した時には、
いずれかのアンドゲート３６ａ〜３６ｄの出力が“１″
′となり、オアゲート３７ａを介し次の１サイクルの間
ＯＫ２信号を“１”とする。

そして、バンクが使用可能状態でない時に、バンク起動
信号ＢＮＫＵＯ〜３が出力されると、即ち、バンク起動
信号が２スロツト以上又は既に起動のかかったバンクの
バンク起動が出力されると、ＯＫ２信号が“ｌ”になら
ない。

これらは、アンドゲート３９によって、バンク起動信号
ＢＮＫＵＯ〜３がオンになった次のサイクル、即ち第６
図のバンク起動信号ＢＮＫＵＯＤ〜ＢＮＫＵ３Ｄのオン
の時、チエツクされ、エラー信号として出力される。

即ち、ＯＫ２信号は、バンク起動信号がオンになってい
る期間の正常性を確認するための信号である。

従って、第４図のように、正常にバンク起動信号が出力
されると、エラー信号が発生せず、第６図のように既に
起動のかかっているバンクのバンク起動信号が発生する
と、ＯＫＩ信号のＩ　”ＯＫ２信号“０”によりエラー
信号が発生する。

このようにして、バンク起動信号とバンク指定情報の対
応関係、バンク起動信号の出力期間の正常性をチエツク
し、アドレス線４　ａ　ｓテコ−１回路２３、バンク起
動指示ＦＦ２４ａ、ドライバ２６ａ、２６ｂ、アドレス
レジスタ２１等の故障を検出し、メモリアクセスの信頼
性を向上する。

（Ｃ）　　別の実施例の説明 上述の実施例では、バンクを４つにしているが２つ以上
であればよく、又バンク状態の監視もバンク起動信号と
バンク指定情報との対応関係のみであってもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、データ処理装置側
で各バンク毎の起動信号を作成しているので、バンクが
起動されるまでの時間がインタフェイス上のプレイ時間
のみで済み、メモリサイクルを短くすることができると
いう効果を奏し、高速のメモリアクセスを実現する。

又、バンク状態監視部を設けているので、起動状態の正
常性が監視できるという効果も奏し、信頼性向上に寄与
する。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は本発明の一実施例ブロック図、第４図は本発明
の一実施例タイムチャ 第５図は本発明の他の実施例構成図、 第６図は本発明の他の実施例タイムチャ第７図は従来技
術の説明図である。 図中、■−メモリ装置、 ２−データ処理装置、 ｌａ〜ｌｄ−バンク、 ２３−〜−〜デコーダ、 ３−バンク状態監視部。 ト図、 ト図、

Claims (2)

【特許請求の範囲】
1. （１）複数のバンク（１ａ〜１ｄ）を有するメモリ装置
   （１）と、 該メモリ装置（１）をアクセスするデータ処理装置（２
   ）とを有し、 該データ処理装置（２）が該複数のバンク（１ａ−１ｄ
   ）の一つを指定して該メモリ装置（１）をアクセスする
   メモリアクセス制御方式において、バンク指定情報をデ
   コードして各バンクの起動信号を発生するためのデコー
   ダ（２３）をデータ処理装置（２）に設け、該起動信号
   で該メモリ装置（１）の所望のバンク（１ａ〜１ｄ）を
   起動制御することを 特徴とするメモリアクセス制御方式。
2. （２）前記バンク起動信号と前記バンク指定情報との対
   応の正常性を監視するバンク状態監視部（３）を設けた
   ことを 特徴とする請求項（１）記載のメモリアクセス制御方式
   。