KR100666950B1 - 패킷 처리를 위한 다중 메모리 액세스 시스템 및 그 방법 - Google Patents

패킷 처리를 위한 다중 메모리 액세스 시스템 및 그 방법 Download PDF

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Abstract

본 발명은 하는 패킷 처리를 위한 다중 메모리 액세스 시스템 및 그 방법에 관한 것으로, 메모리 접근주체들로부터 동시에 전송되는 적어도 하나 이상의 메모리 접근 요구신호들을 클럭킹하여 래치한 후, 상기 래치된 적어도 하나 이상의 메모리 접근 요구신호가 존재하는 경우 우선순위에 따라 고정된 클럭 사이클동안 해당 메모리 제어신호를 출력하여 메모리를 액세스하는 다중 메모리 액세스 시스템 및 그 방법에 관한 것이다.

Description

패킷 처리를 위한 다중 메모리 액세스 시스템 및 그 방법{MULTIPLE MEMORY ACCESS SYSTEM AND METHOD FOR PACKET PROCESSING}
도 1은 일반적인 네트워크 또는 패킷처리 시스템에서의 메모리 처리 장치의 일예를 나타내는 도면.
도 2는 본 발명에 따른 메모리 처리 시스템의 일예를 나타내는 도면.
도 3은 다수의 메모리 컨트롤러의 우선순위에 따라 메모리 접근요구 신호를 클럭킹하는 일예를 나타내는 도면.
도 4는 우선순위에 따라 메모리 제어신호를 처리하는 과정을 나타내는 도면.
도 5는 본 발명에 따른 메모리 처리 과정의 일예를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 메모리 컨트롤러부 20 : 클럭킹/래치부
30 : 중재기 31,32,33 : 메모리 제어신호 상태기
34 : 데이터 버스 40 : 메모리
50 : 데이터 송수신부
본 발명은 패킷 처리를 위한 다중 메모리 액세스 시스템 및 그 방법에 관한 것이다.
일반적으로 고속의 데이터를 처리하기 위해 메모리를 하드웨어 로직이나 하드웨어 컨트롤러들이 직접 고속으로 메모리를 사용하고 여러 곳에서 1개의 메모리를 공유해야 하는 네트워크 장치나 패킷 처리 장치에서 다수의 메모리 컨트롤러들이 하나의 메모리를 액세스 할 경우, 동작 중인 메모리 사이클(memory cycle)이 종료되어야지만 다른 메모리 컨트롤러가 해당 메모리를 액세스할 수 있게 된다.
이에 따라, 여러 개의 메모리 컨트롤러들이 동시에 하나의 메모리를 액세스하기 위한 요구가 발생하는 경우, 다른 사이클의 종료 상황을 모니터링하면서 다시 메모리 액세스 요구를 하기 때문에 메모리 사이클 낭비가 많게 된다.
즉, 고속의 여러 메모리 컨트롤러들이 메모리를 액세스 할 경우에 혼잡 상황이 발생할 수 있으며, 특히 중재기와 메모리간의 메모리 사이클이 동작 중일 때에는 메모리 접근 주체인 하드웨어적 로직이나 메모리 컨트롤러의 메모리 접근요구 신호들의 클럭킹 및 래치기능이 없어서 그냥 무시됨에 따라 메모리 접근 실패 상황이 발생하게 된다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로서, 네트워크 장치에서 고속의 메모리 접근 주체들이 중재기와 Ack 신호를 주고 받지 않고 서로 충돌없이 안정적이며 고속으로 메모리 접근이 가능하도록 한 패킷 처리를 위한 다중 메모리 액세스 시스템 및 그 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 패킷 처리를 위한 다중 메모리 액세스 시스템의 일 측면에 따르면, 메모리 접근주체들로부터 동시에 전송되는 적어도 하나 이상의 메모리 접근 요구신호들을 클럭킹하여 래치하는 클럭킹/래치부와, 상기 클럭킹/래치부에 래치된 적어도 하나 이상의 메모리 접근 요구신호가 존재하는 경우, 우선순위에 따라 고정된 클럭 사이클동안 해당 메모리 제어신호를 출력하는 중재기로 구성된다.
상기 적어도 하나 이상의 메모리 접근 요구신호들의 우선순위값은 상기 클럭킹/래치부의 레지스터에 저장된다.
상기 중재기는 상기 고정된 클럭 사이클이 종료되어 해당 데이터가 액세스되는 시점에 상기 클럭킹/래치부에 래치된 메모리 접근 요구신호가 존재하는지를 확인한다.
상기 중재기는 상기 클럭킹/래치부에 래치된 메모리 접근 요구신호가 존재하지 않는 경우 대기(Idle) 상태로 천이하게 된다.
상기 중재기는 상기 메모리 접근주체별로 각각 할당되어 우선순위에 따라 해 당 메모리 제어신호를 발생시키기 위한 적어도 하나 이상의 메모리 제어신호 발생기와, 상기 메모리 접근주체가 해당 메모리를 액세스하기 위한 데이터 버스로 구성된다.
한편, 상기한 목적을 달성하기 위한 본 발명에 따른 패킷 처리를 위한 다중 메모리 액세스 방법의 일 측면에 따르면, 메모리 접근주체들로부터 동시에 전송되는 적어도 하나 이상의 메모리 접근 요구신호들을 클럭킹하여 래치하는 단계와, 상기 래치된 적어도 하나 이상의 메모리 접근 요구신호가 존재하는 경우 우선순위에 따라 고정된 클럭 사이클동안 해당 메모리 제어신호를 출력하는 단계로 이루어진다.
상기 고정된 클럭 사이클이 종료되어 해당 데이터가 액세스되는 시점에 상기 래치된 메모리 접근 요구신호가 존재하는지를 확인하는 단계를 더 포함한다.
상기 래치된 메모리 접근 요구신호가 존재하지 않는 경우, 대기(Idle) 상태로 천이하는 단계를 더 포함한다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되 는 경우에는 그 상세한 설명을 생략한다.
도 1은 일반적인 네트워크 또는 패킷처리 시스템에서의 메모리 처리 장치의 일예를 나타내는 도면이다.
도 1에 도시된 바와 같이, 다수의 메모리 컨트롤러들(1,2,3)은 중재기(4)를 통해 메모리(5)를 액세스(access)하게 된다. 즉, 특정 컨트롤러가 메모리(5)를 액세스하고자 하는 경우 만약 다른 컨트롤러가 메모리(5)를 사용 중이면 Ack 신호를 받을 때까지 계속해서 중재기(4)로 메모리 요구신호를 전송하게 된다.
이와 같이 다음 순위의 컨트롤러는 중재기(4)로 메모리 사용 요구를 하고 나서 중재기(4)로부터 이에 대한 Ack 신호를 받아야지만 메모리(5)를 액세스 할 수 있게 된다.
또한, 중재기(4)는 메모리(5)와의 메모리 사이클(memory cycle)이 종료되는 시점에 다음 순위의 메모리 접근 요구신호를 수신하는 방식을 사용함으로써 해당 컨트롤러와 중재기(4) 그리고 메모리(5) 사이에 사이클 낭비가 발생하게 되며, 특히 다수의 메모리 로직 또는 컨트롤러가 단일의 패킷 메모리를 액세스 함으로써 극심한 메모리 접근 기다림(waiting)이 발생하게 된다.
도 2는 본 발명에 따른 메모리 처리 시스템의 일예를 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명의 메모리 처리 시스템은 다수개의 메모리 컨트롤러(11,12,13)를 포함하는 메모리 컨트롤러부(10)와, 클럭킹/래치부(20)와, 중재기(30)와 메모리(40) 및 데이터 송수신부(50)를 포함하여 구성된다.
메모리 컨트롤러부(10)는 상기 단일의 메모리(40)에 대해 동시에 메모리 접근요구를 하는 다수개의 메모리 컨트롤러(11,12,13)를 포함하여 구성된다.
클럭킹/래치부(20)는 다수개의 메모리 컨트롤러(11,12,13)들로부터 동시에 전송되어지는 메모리 요구 신호들을 우선순위에 따라 클럭킹(Clocking)하여 래치(latch)한다. 이때, 다수개의 메모리 컨트롤러(11,12,13)들의 비트별 우선순위값은 클럭킹/래치부(20)의 레지스터에 저장되어진다.
중재기(30)는 클럭킹/래치부(20)에서 래치된 다수개의 래치 신호들을 각각 입력받아 메모리(40)로 중재된 메모리 제어신호를 출력하게 된다.
이와 같은 중재기(30)는 클럭킹/래치부(20)의 레지스터에 저장되어 있는 우선순위값을 참조하여 클럭킹/래치부(20)에서 래치된 다수개의 래치 신호들을 각각 입력받아 우선순위에 따라 각각의 래치 신호에 대한 메모리 제어신호를 발생시키기 위한 메모리 제어신호 상태기(31,32,33)들과, 메모리(40)를 Read 하거나 Write 하기 위한 데이터 버스(Data Bus)(34)로 구성된다.
즉, 중재기(30)는 클럭킹/래치부(20)의 레지스터에 저장되어 있는 우선순위값을 참조하여 다수개의 메모리 컨트롤러(11,12,13)들로부터 요구된 메모리 접근요구 신호 중에서 가장 최상위 우선순위 값을 갖는 요구 신호를 처리하기 위해, 할당된 메모리 제어신호 상태기(31,32,33)들 중에서 최상위 우선순위 값을 갖는 요구 신호를 처리하기 위한 제1 메모리 제어신호 상태기(31)로 천이하게 된다.
여기서, 다수개의 메모리 컨트롤러(11,12,13)별로 할당된 다수개의 메모리 제어신호 상태기(31,32,33)들의 각 프로세스는 동일한 프로세스이며, 단지 읽기/쓰기(Read/Write)에 따른 메모리의 규격상 클럭 사이클수는 달라질 수 있다.
메모리(40)는 우선순위에 따라 중재기(30)의 메모리 제어신호 상태기(31,32,33)들로부터 출력되어지는 중재된 단일의 메모리 제어신호에 의해 메모리 읽기/쓰기(Read/Write) 동작을 수행하게 된다.
데이터 송수신부(50)는 해당 메모리 컨트롤러가 중재기(30)를 통해 메모리(40)와 데이터를 송수신하여 메모리(40)에 데이터를 읽기/쓰기(Read/Write)하기 위한 데이터 버스(Data Bus)이다.
도 3은 다수의 메모리 컨트롤러의 우선순위에 따라 메모리 접근요구 신호를 클럭킹하는 일예를 나타내는 도면이고, 도 4는 우선순위에 따라 메모리 제어신호를 처리하는 과정을 나타내는 도면이다.
도 3에 도시된 바와 같이, 클럭킹/래치부에서 다수개의 메모리 컨트롤러들로부터 동시에 전송되어지는 메모리 요구 신호들(MEM_Req #2, MEM_Req #1 ... MEM_Req #N)을 시스템 클럭에 동기화하여 클럭킹(Clocking)하게 된다. 이 때, 상기 메모리 요구 신호들(MEM_Req #2, MEM_Req #1 ... MEM_Req #N)은 각각 우선 순위를 가지게 되며, 이러한 우선 순위값은 클럭킹/래치부의 레지스터에 저장되어진다.
이에 따라, 중재기에서는 해당 메모리를 액세스하기 위해 상기 레지스터에 저장된 우선 순위값을 참조하여 우선순위에 따라 각각 할당된 메모리 제어신호 상태기를 통해 중재된 하나의 메모리 제어신호를 출력하게 된다. 이와 같은 메모리 제어신호에는 해당 메모리의 어드레스와, 인에이블 신호 등이 포함되어진다.
즉, 도 4에서와 같이, 본 발명의 중재기는 먼저 클럭킹된 메모리 요구신호가 존재하는지를 확인하여 몇 개의 고정된 클럭 사이클(Clock cycle) 동안에 제1 우선순위를 갖는 메모리 요구신호(MEM_Req #1)에 따라 제1 메모리 제어신호를 출력하게 됨으로써, 하나의 클럭 사이클(Clock cycle)이 끝나는 시점에 제1 데이터가 처리(Read 또는 Write)됨과 동시에 클럭킹된 메모리 요구신호가 존재하는지를 확인하게 된다.
확인 결과, 제2 우선순위를 갖는 클럭킹된 메모리 요구신호가 존재하는 경우, 몇 개의 고정된 클럭 사이클(Clock cycle) 동안에 제2 우선순위를 갖는 메모리 요구신호(MEM_Req #2)에 따라 제2 메모리 제어신호를 출력하게 됨으로써, 해당 클럭 사이클(Clock cycle)이 끝나는 시점에 제2 데이터가 처리(Read 또는 Write)됨과 동시에 클럭킹된 메모리 요구신호가 존재하는지를 확인하게 된다.
이러한 과정을 반복 수행하여 최하위 우선순위를 갖는 클럭킹된 메모리 요구신호(MEM_Req #N)에 따라 몇 개의 고정된 클럭 사이클(Clock cycle) 동안에 제N 메모리 제어신호를 출력하게 됨으로써, 해당 클럭 사이클(Clock cycle)이 끝나는 시점에 제N 데이터가 처리(Read 또는 Write)되어진다.
이 후, 중재기는 레지스터내의 모든 우선 순위별 메모리 요구신호를 받아들여 처리하고 난 후, Idle 상태로 천이한 상태에서 매 클럭마다 클럭킹/래치부의 레지스터 값을 계속 검사하여 새로운 메모리 요구신호가 존재하면 상기 전술한 과정을 반복하게 된다.
이와 같이, 본 발명에서는 메모리 사이클의 낭비 없이 연속적으로 메모리를 액세스 할 수 있게 되며, Ack 신호 없이 일방적인 메모리 요구를 수행하는 다수개의 메모리 컨트롤러는 메모리 접근 실패로 인한 오동작 없이 안정되고 고속으로 메모리를 액세스할 수 있게 된다.
도 5는 본 발명에 따른 메모리 처리 과정의 일예를 나타내는 도면이다.
도 5에 도시된 바와 같이, 먼저 Idle 상태에서 클럭킹된 메모리 요구신호가 존재하는지를 확인(S10)한다.
확인 결과, 클럭킹된 메모리 요구신호가 존재하는 경우, 제1 우선순위를 갖는 상태 처리기는 예를 들어, #1 ~ #4 시스템 클럭에서 제1 우선순위의 메모리 제어신호를 출력(S20)하게 되며, 만약 클럭킹된 메모리 요구신호가 존재하지 않는 경우에는 Idle 상태로 천이하게 된다.
이에 따라, 하나의 시스템 클럭이 종료되는 #5 시스템 클럭에서 제1 데이터가 처리(Read 또는 Write)됨(S30)과 동시에 클럭킹된 메모리 요구신호가 존재하는지를 확인(S40)한다.
확인 결과, 클럭킹된 메모리 요구신호가 존재하는 경우, 제2 우선순위를 갖는 상태 처리기는 예를 들어, #1 ~ #4 시스템 클럭에서 제2 우선순위의 메모리 제어신호를 출력하게 되며, 만약 클럭킹된 메모리 요구신호가 존재하지 않는 경우에는 Idle 상태로 천이하게 된다.
이에 따라, 하나의 시스템 클럭이 종료되는 #5 시스템 클럭에서 제1 데이터 가 처리(Read 또는 Write)됨과 동시에 클럭킹된 메모리 요구신호가 존재하는지를 확인한다(S50).
확인 결과, 클럭킹된 메모리 요구신호가 존재하는 경우, 제3 우선순위를 갖는 상태 처리기는 예를 들어, #1 ~ #4 시스템 클럭에서 제3 우선순위의 메모리 제어신호를 출력하게 되며, 만약 클럭킹된 메모리 요구신호가 존재하지 않는 경우에는 Idle 상태로 천이하게 된다.
이에 따라, 하나의 시스템 클럭이 종료되는 #5 시스템 클럭에서 제3 데이터가 처리(Read 또는 Write)됨과 동시에 클럭킹된 메모리 요구신호가 존재하는지를 확인(S60)한다.
이러한 과정을 반복 수행하여 최하위 우선순위를 갖는 상태 처리기(#N 상태 처리기)가 최하위 우선순위의 메모리 제어신호를 출력하여 N 번째 데이터가 처리(Read 또는 Write)됨과 동시에 클럭킹된 메모리 요구신호가 존재하는지를 확인(S70)하여 더 이상 클럭킹된 메모리 요구신호가 존재하지 않는 경우에는 Idle 상태로 천이하게 된다.
이 후, 매 클럭마다 클럭킹/래치부의 레지스터 값을 계속 검사하여 클럭킹된 메모리 요구신호가 존재하면 상기 전술한 과정을 반복하게 된다.
이상에서는 본 발명에서 특정의 바람직한 실시예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에 서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.
본 발명에 따르면, 네트워크 장치에서 고속의 메모리 접근 주체들이 중재기와 Ack 신호를 주고 받지 않고 서로 충돌없이 안정적이며 고속으로 메모리 접근이 가능해짐으로써, 패킷 처리를 위한 기존의 메모리 액세스 방법보다 훨씬 빠르고 안정되게 메모리를 액세스할 수 있게 되는 효과가 있다.

Claims (8)

  1. 메모리 접근주체들로부터 동시에 전송되는 적어도 하나 이상의 메모리 접근 요구신호들을 클럭킹하여 래치하는 클럭킹/래치부와,
    상기 클럭킹/래치부에 래치된 적어도 하나 이상의 메모리 접근 요구신호가 존재하는 경우, 우선순위에 따라 고정된 클럭 사이클동안 해당 메모리 제어신호를 출력하는 중재기로 구성되는 다중 메모리 액세스 시스템.
  2. 제 1항에 있어서,
    상기 적어도 하나 이상의 메모리 접근 요구신호들의 우선순위값은 상기 클럭킹/래치부의 레지스터에 저장되는 다중 메모리 액세스 시스템.
  3. 제 1항에 있어서,
    상기 중재기는,
    상기 고정된 클럭 사이클이 종료되어 해당 데이터가 액세스되는 시점에 상기 클럭킹/래치부에 래치된 메모리 접근 요구신호가 존재하는지를 확인하는 다중 메모리 액세스 시스템.
  4. 제 3항에 있어서,
    상기 중재기는,
    상기 클럭킹/래치부에 래치된 메모리 접근 요구신호가 존재하지 않는 경우 대기(Idle) 상태로 천이하는 다중 메모리 액세스 시스템.
  5. 제 1항에 있어서,
    상기 중재기는,
    상기 메모리 접근주체별로 각각 할당되어 우선순위에 따라 해당 메모리 제어신호를 발생시키기 위한 적어도 하나 이상의 메모리 제어신호 발생기와,
    상기 메모리 접근주체가 해당 메모리를 액세스하기 위한 데이터 버스로 구성되는 다중 메모리 액세스 시스템.
  6. 메모리 접근주체들로부터 동시에 전송되는 적어도 하나 이상의 메모리 접근 요구신호들을 클럭킹하여 래치하는 단계와,
    상기 래치된 적어도 하나 이상의 메모리 접근 요구신호가 존재하는 경우, 우선순위에 따라 고정된 클럭 사이클동안 해당 메모리 제어신호를 출력하는 단계로 이루어지는 다중 메모리 액세스 방법.
  7. 제 6항에 있어서,
    상기 고정된 클럭 사이클이 종료되어 해당 데이터가 액세스되는 시점에 상기 래치된 메모리 접근 요구신호가 존재하는지를 확인하는 단계를 더 포함하는 다중 메모리 액세스 방법.
  8. 제 7항에 있어서,
    상기 래치된 메모리 접근 요구신호가 존재하지 않는 경우, 대기(Idle) 상태로 천이하는 단계를 더 포함하는 다중 메모리 액세스 방법.
KR1020050126321A 2005-12-20 2005-12-20 패킷 처리를 위한 다중 메모리 액세스 시스템 및 그 방법 KR100666950B1 (ko)

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