JPS5844252B2 - 端末制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は端末を制御するための端末制御装置に関し、特
に複数のプロセッサを持ち、該プロセッサが共通バスで
接続され、端末制御のためのアダプタのアドレスをメモ
リアドレス空間におく、いわゆるメモリマツブトＩ１０
方式をとる端末制御装置に関する。

従来この種の端末制御装置では、端末制御アダプタをプ
ロセッサのバスに接続するときに、アドレスはすべての
アドレス線の条件をデコードしていた。

またアドレス線の一部分をあらかじめデコードして、ハ
ーフデコード線を出しておく方式の装置においても、ハ
ーフデコードしであるアドレスエリヤは一個所であり、
システムの構成に応じて、端末制御アダプタのアドレス
割当を、共通メモリエリヤから専用メモリエリヤへ、あ
るいは専用メモリエリヤから共通メモリエリヤへ変更す
るときは、端末制御アダプタ内のアドレスデコード回路
の構成そのものをハードウェア的に変更しなければなら
ないというような欠点があった。

本発明は、共通バスで結合された複数台のプロセッサを
持つ端末制御装置においてアドレス線をあらかじめ部分
的にデコードしたハーフデコード線を専用バスと、共通
バス両方に用意することによって、端末制御アダプタに
何の変化をも加えないで、専用バスと共通バスのどちら
にも接続できるようにした装置を提供するものである。

本発明によれば端末装置を制御するための複数台のプロ
セッサと、該プロセッサ個有の専用バスと、全体のプロ
セッサに共通な共通バスと、前記専用バスに含まれる複
数本のアドレス線のうち、一部分をあらかじめデコード
した専用パスハーフデコード線と、前記共通バスに含ま
れる複数本のアドレス線のうち、一部分をあらかじめデ
コードした共通パスハーフデコード線と、前記専用バス
あるいは前記共通バスに接続され、複数のアドレス線お
よび、前記専用バスハーフデコード線または、前記共通
バスハーフデコード線の条件をデコードするようなアド
レスデコード回路を有する端末制御アダプタとで構成さ
れる端末制御装置が得られる。

次に本発明の一実施例について図面を参照して説明する
。

第１図を参照すると、本発明の一実施例は、プロセッサ
１、専用メモリ２、共通バスカプラ４は、互に専用バス
３により接続され、プロセッサ１１、専用メモリ１２、
共通バスカプラ１４は、同様に専用バス１３により接続
され、共通バスカプラ４、共通バスカプラ１４、共通メ
モリ２２、端末制御アダプタ２４は互に共通バス２３に
より接続され、更に端末制御アダプタ２４には、端末装
置２５が接続されている。

端末制御アダプタ２４はバス２６を介して共通バス２３
に接続されているが、バス２７を介して専用バス１３に
も接続され、且つバス２８を介して専用バス３にも接続
されている。

プロセッサ１は、専用メモリ２あるいは共通メモリ２２
上にあるプログラムにしたがって、端末制御アダプタ２
４を通じて、端末装置２５を制御する。

同様に、プロセッサ１１は専用メモリ１２あるいは、共
通メモリ２２上にあるプログラムにしたがって制御を行
う。

それぞれのプロセッサが共通メモリ２２にアクセスする
ときは、両方が同時にアクセスしないように制御を行う
が、この制御は共通バスカプラ４、共通バスカプラ１４
で行なわれる。

専用バス３、専用バス１３および共通バス２３のインク
フェイスは物理的にも同一に作られており、プロセッサ
から見るとアドレスが異るだけである。

各々のアドレスエリヤには、メモリが割付けられたエリ
ヤと、制御用レジスタが割付けられたエリヤがある。

第２図を参照し、本実施例装置のアドレスマツプについ
て説明すると、プロセッサのアドレス線は１６本あるも
のとするが、他の場合にも同様に適用できること、いう
までもない。

１台のプロセッサ０アドレス空間は、＼＼＼＼′Ｈ番地
（１６進、以後アドレスはすべて１６進で記述する。

）からＦＦＦＦ’ Ｈ番地までとなる。

そのうち最上位ビット（ＭＳＢ、Ａｌ ５とする。

）を専用メモリエリヤ１０１と、共通メモリエリヤ１０
２との切わけに使用するので、専用メモリエリヤ１０１
は’Ｑ″Ｑ’Ｑへ′ＨＨ番地ら７ Ｆ ＦＦ’Ｈ番地ま
で、共通メモリエリヤ１０２は８０００ ’ＨＨ番地ら
、ＦＦＦＦ’Ｈ番地までとなる。

専用メモリエリヤ１０１は、接続されているプロセッサ
だけがアクセスでき、プロセッサの数だけあることにな
る。

共通メモリエリヤ１０２はどのプロセッサからも自由に
アクセスできるエリヤである。

専用メモリエリヤ１０１のうち、７Ｆ８’Ｑ、’ＨＨ番
地ら７ Ｆ ＦＦ’Ｈ番地を専用メモリハーフデコード
エリヤ１０３とし、端末制御アダプタの専用メモリ制御
用レジスタ１０５をこの中に割付ける。

このためには、アドレス上位９ビツトの組合せが’ｆｌ
Ｊ１１１１１１１１ となる場合をデコードして専用バスハーフデコード線と
して出力する。

同様に共通メモリエリヤ１０２のうち、８Ｘｌ’Ｈ番地
から８０７Ｆ番地を共通メモリハーフデコードエリヤ１
０４として端末制御アダプタの共通メモリ制御用レジス
タ１０６をこの中に割付ける。

このためには、アドレスバス上位９ビツトの組合せが ｉ ”ａ’ａ’ａ’ａ’ａ’ａ’ａ’ｕ となる場合をデコードして、共通バスバーフチコード線
として出力する。

専用メモリ制御用レジスタ１０５と共通メモリ制御用レ
ジスタ１０６のハーフデコードエリヤにおける相対アド
レス位置を同一にしておくことにより、端末制御アダプ
タ内のアドレスデコーダは、ハーフデコード線とアドレ
スの下位７ビツトをデコードするだけで良く、端末制御
アダプタを専用バスへ接続するときも、共通バスへ接続
するときも、ハードウェア的な変更は何もない。

第３図には、アドレスデコード回路の一例が示しである
。

この例では、専用バスに接続される場合、割付けられる
アドレスは７Ｆ８１’Ｈ番地、共通バスに接続される場
合は８ ’ｌ’Ｑ、１ ’ＨＨ番地する。

アドレス線２０１ ｃｖうち上位９ビツトは、すでにデ
コードされて、ハーフデコード線２０４となっているの
で必要ない。

下位７ビツトをハーフデコードエリヤ内における相対ア
ドレスにあわせてデコードする。

この場合には、相対アドレスは２進でｒｏｌＸ’ｌＩＪ
なので、Ａ’Ｌ（２’ｌＬ３ ）はアンドゲート２０６
に直接入力し、ＡＩ （２Ｑ８ ：〜Ａ６ （２Ｑ２）
は、インバータ２０５を通してアンドゲート２０６に入
力される。

さらに接続されるバスのハーフデコード線２０４をアン
ドゲート２０６に入力する。

このようにすれば、″このアドレスデコード回路が、専
用バスに接続された時は、専用メモリ制御用レジスタに
割付られたアドレスである７ Ｆ ８１’Ｈの時にアド
レスセレクト２０７が論理「１」となる。

また同様に共通バスに接続された時は、８’Ｑ、’１１
’Ｈの時にアドレスセレクト２０７が論理「１」となる
。

なお、本発明は、２台のプロセッサについて説明したが
、複数台のプロセッサであっても同様にその構成および
作用効果を得ることができる。

本発明は、以上説明したように、共通バスで接続される
複数台のプロセッサを持つ端末制御装置において、共通
バスと、専用バスの両方にハーフデコードエリヤを持つ
ことによって端末制御アダプタをハードウェアの変更な
しに共通バスと専用バスのどちらにでも接続できる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例の概略を示すブロック図、第
２図はアドレスマツプの一例を示す図、第３図はアドレ
スデコード回路の一例を示す図である。 １：プロセッサ、２：専用メモリ、３：専用バス、４：
共通バスカプラ、１１：プロセッサ、１２：専用メモリ
、１３：専用バス、１４：共通バスカプラ、２２：共通
メモリ、２３：共通バス、２４：端末制御アダプタ、２
５：端末装置、２６：共通バスへの接続、２７：専用バ
スへの接続、２８：専用バスへの接続、１０１：専用メ
モリエリヤ、１０２：共通メモリエリヤ、１０３：専用
メモリハーフデコードエリヤ、１０４：共通メモリハー
フデコードエリヤ、１０５：専用メモリ制御用レジスタ
、１０６：共通メモリ制御用レジスタ、２０１ニアドレ
ス線、２０２：Ａ６．２０３：Ａｏ、２０４：ハーフデ
コード線、２０５：インバータ、２０６：アンドゲート
、２０７：アドレスセレクト。

Claims (1)

【特許請求の範囲】
1. １ 端末装置を制御するための複数台のプロセッサと、
   該プロセッサ個有の専用バスと、全体のプロセッサに共
   通な共通バスと、；前記専用バスに含まれる複数本のア
   ドレス線のうち、一部分をあらかじめデコードした専用
   バスハーフデコード線と、前記共通バスに含まれる複数
   本のアドレス線のうち一部分をあらかじめデコードした
   共通バスハーフデコード線と、前記専用バスあるいは前
   記共通バスに接続され、接続されたバスの前記ハーフデ
   コード線によってデコードされていない複数本のアドレ
   ス線および前記専用パスハーフデコード線または前記共
   通パスハーフデコード線の条件をデコードするアドレス
   デコード回路を有する前記端末装置の端末制御アダプタ
   とを具備することを特徴とする端末制御装置。