JPS5844252B2 - 端末制御装置 - Google Patents
端末制御装置Info
- Publication number
- JPS5844252B2 JPS5844252B2 JP53105851A JP10585178A JPS5844252B2 JP S5844252 B2 JPS5844252 B2 JP S5844252B2 JP 53105851 A JP53105851 A JP 53105851A JP 10585178 A JP10585178 A JP 10585178A JP S5844252 B2 JPS5844252 B2 JP S5844252B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- dedicated
- common
- address
- terminal control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は端末を制御するための端末制御装置に関し、特
に複数のプロセッサを持ち、該プロセッサが共通バスで
接続され、端末制御のためのアダプタのアドレスをメモ
リアドレス空間におく、いわゆるメモリマツブトI10
方式をとる端末制御装置に関する。
に複数のプロセッサを持ち、該プロセッサが共通バスで
接続され、端末制御のためのアダプタのアドレスをメモ
リアドレス空間におく、いわゆるメモリマツブトI10
方式をとる端末制御装置に関する。
従来この種の端末制御装置では、端末制御アダプタをプ
ロセッサのバスに接続するときに、アドレスはすべての
アドレス線の条件をデコードしていた。
ロセッサのバスに接続するときに、アドレスはすべての
アドレス線の条件をデコードしていた。
またアドレス線の一部分をあらかじめデコードして、ハ
ーフデコード線を出しておく方式の装置においても、ハ
ーフデコードしであるアドレスエリヤは一個所であり、
システムの構成に応じて、端末制御アダプタのアドレス
割当を、共通メモリエリヤから専用メモリエリヤへ、あ
るいは専用メモリエリヤから共通メモリエリヤへ変更す
るときは、端末制御アダプタ内のアドレスデコード回路
の構成そのものをハードウェア的に変更しなければなら
ないというような欠点があった。
ーフデコード線を出しておく方式の装置においても、ハ
ーフデコードしであるアドレスエリヤは一個所であり、
システムの構成に応じて、端末制御アダプタのアドレス
割当を、共通メモリエリヤから専用メモリエリヤへ、あ
るいは専用メモリエリヤから共通メモリエリヤへ変更す
るときは、端末制御アダプタ内のアドレスデコード回路
の構成そのものをハードウェア的に変更しなければなら
ないというような欠点があった。
本発明は、共通バスで結合された複数台のプロセッサを
持つ端末制御装置においてアドレス線をあらかじめ部分
的にデコードしたハーフデコード線を専用バスと、共通
バス両方に用意することによって、端末制御アダプタに
何の変化をも加えないで、専用バスと共通バスのどちら
にも接続できるようにした装置を提供するものである。
持つ端末制御装置においてアドレス線をあらかじめ部分
的にデコードしたハーフデコード線を専用バスと、共通
バス両方に用意することによって、端末制御アダプタに
何の変化をも加えないで、専用バスと共通バスのどちら
にも接続できるようにした装置を提供するものである。
本発明によれば端末装置を制御するための複数台のプロ
セッサと、該プロセッサ個有の専用バスと、全体のプロ
セッサに共通な共通バスと、前記専用バスに含まれる複
数本のアドレス線のうち、一部分をあらかじめデコード
した専用パスハーフデコード線と、前記共通バスに含ま
れる複数本のアドレス線のうち、一部分をあらかじめデ
コードした共通パスハーフデコード線と、前記専用バス
あるいは前記共通バスに接続され、複数のアドレス線お
よび、前記専用バスハーフデコード線または、前記共通
バスハーフデコード線の条件をデコードするようなアド
レスデコード回路を有する端末制御アダプタとで構成さ
れる端末制御装置が得られる。
セッサと、該プロセッサ個有の専用バスと、全体のプロ
セッサに共通な共通バスと、前記専用バスに含まれる複
数本のアドレス線のうち、一部分をあらかじめデコード
した専用パスハーフデコード線と、前記共通バスに含ま
れる複数本のアドレス線のうち、一部分をあらかじめデ
コードした共通パスハーフデコード線と、前記専用バス
あるいは前記共通バスに接続され、複数のアドレス線お
よび、前記専用バスハーフデコード線または、前記共通
バスハーフデコード線の条件をデコードするようなアド
レスデコード回路を有する端末制御アダプタとで構成さ
れる端末制御装置が得られる。
次に本発明の一実施例について図面を参照して説明する
。
。
第1図を参照すると、本発明の一実施例は、プロセッサ
1、専用メモリ2、共通バスカプラ4は、互に専用バス
3により接続され、プロセッサ11、専用メモリ12、
共通バスカプラ14は、同様に専用バス13により接続
され、共通バスカプラ4、共通バスカプラ14、共通メ
モリ22、端末制御アダプタ24は互に共通バス23に
より接続され、更に端末制御アダプタ24には、端末装
置25が接続されている。
1、専用メモリ2、共通バスカプラ4は、互に専用バス
3により接続され、プロセッサ11、専用メモリ12、
共通バスカプラ14は、同様に専用バス13により接続
され、共通バスカプラ4、共通バスカプラ14、共通メ
モリ22、端末制御アダプタ24は互に共通バス23に
より接続され、更に端末制御アダプタ24には、端末装
置25が接続されている。
端末制御アダプタ24はバス26を介して共通バス23
に接続されているが、バス27を介して専用バス13に
も接続され、且つバス28を介して専用バス3にも接続
されている。
に接続されているが、バス27を介して専用バス13に
も接続され、且つバス28を介して専用バス3にも接続
されている。
プロセッサ1は、専用メモリ2あるいは共通メモリ22
上にあるプログラムにしたがって、端末制御アダプタ2
4を通じて、端末装置25を制御する。
上にあるプログラムにしたがって、端末制御アダプタ2
4を通じて、端末装置25を制御する。
同様に、プロセッサ11は専用メモリ12あるいは、共
通メモリ22上にあるプログラムにしたがって制御を行
う。
通メモリ22上にあるプログラムにしたがって制御を行
う。
それぞれのプロセッサが共通メモリ22にアクセスする
ときは、両方が同時にアクセスしないように制御を行う
が、この制御は共通バスカプラ4、共通バスカプラ14
で行なわれる。
ときは、両方が同時にアクセスしないように制御を行う
が、この制御は共通バスカプラ4、共通バスカプラ14
で行なわれる。
専用バス3、専用バス13および共通バス23のインク
フェイスは物理的にも同一に作られており、プロセッサ
から見るとアドレスが異るだけである。
フェイスは物理的にも同一に作られており、プロセッサ
から見るとアドレスが異るだけである。
各々のアドレスエリヤには、メモリが割付けられたエリ
ヤと、制御用レジスタが割付けられたエリヤがある。
ヤと、制御用レジスタが割付けられたエリヤがある。
第2図を参照し、本実施例装置のアドレスマツプについ
て説明すると、プロセッサのアドレス線は16本あるも
のとするが、他の場合にも同様に適用できること、いう
までもない。
て説明すると、プロセッサのアドレス線は16本あるも
のとするが、他の場合にも同様に適用できること、いう
までもない。
1台のプロセッサ0アドレス空間は、\\\\′H番地
(16進、以後アドレスはすべて16進で記述する。
(16進、以後アドレスはすべて16進で記述する。
)からFFFF’ H番地までとなる。
そのうち最上位ビット(MSB、Al 5とする。
)を専用メモリエリヤ101と、共通メモリエリヤ10
2との切わけに使用するので、専用メモリエリヤ101
は’Q″Q’Qへ′HH番地ら7 F FF’H番地ま
で、共通メモリエリヤ102は8000 ’HH番地ら
、FFFF’H番地までとなる。
2との切わけに使用するので、専用メモリエリヤ101
は’Q″Q’Qへ′HH番地ら7 F FF’H番地ま
で、共通メモリエリヤ102は8000 ’HH番地ら
、FFFF’H番地までとなる。
専用メモリエリヤ101は、接続されているプロセッサ
だけがアクセスでき、プロセッサの数だけあることにな
る。
だけがアクセスでき、プロセッサの数だけあることにな
る。
共通メモリエリヤ102はどのプロセッサからも自由に
アクセスできるエリヤである。
アクセスできるエリヤである。
専用メモリエリヤ101のうち、7F8’Q、’HH番
地ら7 F FF’H番地を専用メモリハーフデコード
エリヤ103とし、端末制御アダプタの専用メモリ制御
用レジスタ105をこの中に割付ける。
地ら7 F FF’H番地を専用メモリハーフデコード
エリヤ103とし、端末制御アダプタの専用メモリ制御
用レジスタ105をこの中に割付ける。
このためには、アドレス上位9ビツトの組合せが’fl
J11111111 となる場合をデコードして専用バスハーフデコード線と
して出力する。
J11111111 となる場合をデコードして専用バスハーフデコード線と
して出力する。
同様に共通メモリエリヤ102のうち、8Xl’H番地
から807F番地を共通メモリハーフデコードエリヤ1
04として端末制御アダプタの共通メモリ制御用レジス
タ106をこの中に割付ける。
から807F番地を共通メモリハーフデコードエリヤ1
04として端末制御アダプタの共通メモリ制御用レジス
タ106をこの中に割付ける。
このためには、アドレスバス上位9ビツトの組合せが
i ”a’a’a’a’a’a’a’u
となる場合をデコードして、共通バスバーフチコード線
として出力する。
として出力する。
専用メモリ制御用レジスタ105と共通メモリ制御用レ
ジスタ106のハーフデコードエリヤにおける相対アド
レス位置を同一にしておくことにより、端末制御アダプ
タ内のアドレスデコーダは、ハーフデコード線とアドレ
スの下位7ビツトをデコードするだけで良く、端末制御
アダプタを専用バスへ接続するときも、共通バスへ接続
するときも、ハードウェア的な変更は何もない。
ジスタ106のハーフデコードエリヤにおける相対アド
レス位置を同一にしておくことにより、端末制御アダプ
タ内のアドレスデコーダは、ハーフデコード線とアドレ
スの下位7ビツトをデコードするだけで良く、端末制御
アダプタを専用バスへ接続するときも、共通バスへ接続
するときも、ハードウェア的な変更は何もない。
第3図には、アドレスデコード回路の一例が示しである
。
。
この例では、専用バスに接続される場合、割付けられる
アドレスは7F81’H番地、共通バスに接続される場
合は8 ’l’Q、1 ’HH番地する。
アドレスは7F81’H番地、共通バスに接続される場
合は8 ’l’Q、1 ’HH番地する。
アドレス線201 cvうち上位9ビツトは、すでにデ
コードされて、ハーフデコード線204となっているの
で必要ない。
コードされて、ハーフデコード線204となっているの
で必要ない。
下位7ビツトをハーフデコードエリヤ内における相対ア
ドレスにあわせてデコードする。
ドレスにあわせてデコードする。
この場合には、相対アドレスは2進でrolX’lIJ
なので、A’L(2’lL3 )はアンドゲート206
に直接入力し、AI (2Q8 :〜A6 (2Q2)
は、インバータ205を通してアンドゲート206に入
力される。
なので、A’L(2’lL3 )はアンドゲート206
に直接入力し、AI (2Q8 :〜A6 (2Q2)
は、インバータ205を通してアンドゲート206に入
力される。
さらに接続されるバスのハーフデコード線204をアン
ドゲート206に入力する。
ドゲート206に入力する。
このようにすれば、″このアドレスデコード回路が、専
用バスに接続された時は、専用メモリ制御用レジスタに
割付られたアドレスである7 F 81’Hの時にアド
レスセレクト207が論理「1」となる。
用バスに接続された時は、専用メモリ制御用レジスタに
割付られたアドレスである7 F 81’Hの時にアド
レスセレクト207が論理「1」となる。
また同様に共通バスに接続された時は、8’Q、’11
’Hの時にアドレスセレクト207が論理「1」となる
。
’Hの時にアドレスセレクト207が論理「1」となる
。
なお、本発明は、2台のプロセッサについて説明したが
、複数台のプロセッサであっても同様にその構成および
作用効果を得ることができる。
、複数台のプロセッサであっても同様にその構成および
作用効果を得ることができる。
本発明は、以上説明したように、共通バスで接続される
複数台のプロセッサを持つ端末制御装置において、共通
バスと、専用バスの両方にハーフデコードエリヤを持つ
ことによって端末制御アダプタをハードウェアの変更な
しに共通バスと専用バスのどちらにでも接続できる効果
がある。
複数台のプロセッサを持つ端末制御装置において、共通
バスと、専用バスの両方にハーフデコードエリヤを持つ
ことによって端末制御アダプタをハードウェアの変更な
しに共通バスと専用バスのどちらにでも接続できる効果
がある。
第1図は本発明の一実施例の概略を示すブロック図、第
2図はアドレスマツプの一例を示す図、第3図はアドレ
スデコード回路の一例を示す図である。 1:プロセッサ、2:専用メモリ、3:専用バス、4:
共通バスカプラ、11:プロセッサ、12:専用メモリ
、13:専用バス、14:共通バスカプラ、22:共通
メモリ、23:共通バス、24:端末制御アダプタ、2
5:端末装置、26:共通バスへの接続、27:専用バ
スへの接続、28:専用バスへの接続、101:専用メ
モリエリヤ、102:共通メモリエリヤ、103:専用
メモリハーフデコードエリヤ、104:共通メモリハー
フデコードエリヤ、105:専用メモリ制御用レジスタ
、106:共通メモリ制御用レジスタ、201ニアドレ
ス線、202:A6.203:Ao、204:ハーフデ
コード線、205:インバータ、206:アンドゲート
、207:アドレスセレクト。
2図はアドレスマツプの一例を示す図、第3図はアドレ
スデコード回路の一例を示す図である。 1:プロセッサ、2:専用メモリ、3:専用バス、4:
共通バスカプラ、11:プロセッサ、12:専用メモリ
、13:専用バス、14:共通バスカプラ、22:共通
メモリ、23:共通バス、24:端末制御アダプタ、2
5:端末装置、26:共通バスへの接続、27:専用バ
スへの接続、28:専用バスへの接続、101:専用メ
モリエリヤ、102:共通メモリエリヤ、103:専用
メモリハーフデコードエリヤ、104:共通メモリハー
フデコードエリヤ、105:専用メモリ制御用レジスタ
、106:共通メモリ制御用レジスタ、201ニアドレ
ス線、202:A6.203:Ao、204:ハーフデ
コード線、205:インバータ、206:アンドゲート
、207:アドレスセレクト。
Claims (1)
- 1 端末装置を制御するための複数台のプロセッサと、
該プロセッサ個有の専用バスと、全体のプロセッサに共
通な共通バスと、;前記専用バスに含まれる複数本のア
ドレス線のうち、一部分をあらかじめデコードした専用
バスハーフデコード線と、前記共通バスに含まれる複数
本のアドレス線のうち一部分をあらかじめデコードした
共通バスハーフデコード線と、前記専用バスあるいは前
記共通バスに接続され、接続されたバスの前記ハーフデ
コード線によってデコードされていない複数本のアドレ
ス線および前記専用パスハーフデコード線または前記共
通パスハーフデコード線の条件をデコードするアドレス
デコード回路を有する前記端末装置の端末制御アダプタ
とを具備することを特徴とする端末制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53105851A JPS5844252B2 (ja) | 1978-08-29 | 1978-08-29 | 端末制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53105851A JPS5844252B2 (ja) | 1978-08-29 | 1978-08-29 | 端末制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5532191A JPS5532191A (en) | 1980-03-06 |
JPS5844252B2 true JPS5844252B2 (ja) | 1983-10-01 |
Family
ID=14418492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53105851A Expired JPS5844252B2 (ja) | 1978-08-29 | 1978-08-29 | 端末制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5844252B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3604392A1 (en) | 2018-07-31 | 2020-02-05 | Shin-Etsu Chemical Co., Ltd. | Addition-curable silicone resin composition and a semiconductor device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61208152A (ja) * | 1985-03-12 | 1986-09-16 | Matsushita Electronics Corp | 集積回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS502837A (ja) * | 1973-05-11 | 1975-01-13 | ||
JPS5115336A (ja) * | 1974-07-29 | 1976-02-06 | Yokogawa Electric Works Ltd | |
JPS5255447A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Microprocessor |
-
1978
- 1978-08-29 JP JP53105851A patent/JPS5844252B2/ja not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS502837A (ja) * | 1973-05-11 | 1975-01-13 | ||
JPS5115336A (ja) * | 1974-07-29 | 1976-02-06 | Yokogawa Electric Works Ltd | |
JPS5255447A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Microprocessor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3604392A1 (en) | 2018-07-31 | 2020-02-05 | Shin-Etsu Chemical Co., Ltd. | Addition-curable silicone resin composition and a semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS5532191A (en) | 1980-03-06 |
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