JPS61208152A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61208152A JPS61208152A JP4899685A JP4899685A JPS61208152A JP S61208152 A JPS61208152 A JP S61208152A JP 4899685 A JP4899685 A JP 4899685A JP 4899685 A JP4899685 A JP 4899685A JP S61208152 A JPS61208152 A JP S61208152A
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- JP
- Japan
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- input
- addresses
- same
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＲＡＭを含む１チツプに集積されたマイクロコ
ンピュータ等の集積回路に関し、詳しくは、同集積回路
内での入出力（Ｉｌｏ ）アドレスの割り当て方式に関
する。
ンピュータ等の集積回路に関し、詳しくは、同集積回路
内での入出力（Ｉｌｏ ）アドレスの割り当て方式に関
する。
従来の技術
１チツプに集積されたマイクロコンピュータ−等の集積
回路では、Ｉ１０アドレスが、メモリアドレス空間のｉ
部に割り当てられることがある（以後メモリマツブトＩ
１０と言う）。
回路では、Ｉ１０アドレスが、メモリアドレス空間のｉ
部に割り当てられることがある（以後メモリマツブトＩ
１０と言う）。
−万、メモリアドレス空間のページ分割をなす場合集積
回路技術の進歩に伴ない、同一チップ内に１ペ一ジ以上
のＲＡＭ等のメモリが集積されるようになったため高速
にメモリアドレスを指定し、かつプログラムに使われる
メモリの容量を節約するために、同一ページ内のみのア
ドレスを指定する手段を備えるものがある。
回路技術の進歩に伴ない、同一チップ内に１ペ一ジ以上
のＲＡＭ等のメモリが集積されるようになったため高速
にメモリアドレスを指定し、かつプログラムに使われる
メモリの容量を節約するために、同一ページ内のみのア
ドレスを指定する手段を備えるものがある。
例えば、データバスが８ビツトで、アドレスバスが１６
ビツトのマイクロコンピュータ−の場合、１ページを２
５６バイトとすると、所望のアドレスを指定するために
は１６ビツト（２バイト）のアドレス信号が必要である
が、同一ページ内のアドレスのみを指定する手段を用い
ると、８ビット（１バイト）のアドレス信号しか必要で
ない。これらのアドレス信号をデータバスを使用して供
給する場合、前者ではデータバスを２度使用するが、後
者では一度しか使用せず、それだけ高速にアドレスの指
定が行なわれる。
ビツトのマイクロコンピュータ−の場合、１ページを２
５６バイトとすると、所望のアドレスを指定するために
は１６ビツト（２バイト）のアドレス信号が必要である
が、同一ページ内のアドレスのみを指定する手段を用い
ると、８ビット（１バイト）のアドレス信号しか必要で
ない。これらのアドレス信号をデータバスを使用して供
給する場合、前者ではデータバスを２度使用するが、後
者では一度しか使用せず、それだけ高速にアドレスの指
定が行なわれる。
第３図に従来例のアドレスマツプを示す。
この例では１ページを２８×ｎビツトとし同一チップ内
に２ページのメモリを内蔵している場合を示す。図の左
側にアドレスを１６進数で示しである。
に２ページのメモリを内蔵している場合を示す。図の左
側にアドレスを１６進数で示しである。
このように従来のメモリマツブトＩ１０の集積回路では
、工１０アドレスがメモリアドレス空間の一箇所（第３
図の例では第０ページの一部）のみに割り当てられてい
た。
、工１０アドレスがメモリアドレス空間の一箇所（第３
図の例では第０ページの一部）のみに割り当てられてい
た。
発明が解決しようとする問題点
前述のように従来の方法では、Ｉ１０アドレスはメモリ
アドレス空間の一箇所にしか存在しないため、Ｉ１０ア
ドレスの指定を行なう場合、同一ページ内のみのアドレ
スを高速に指定する手段は、Ｉ１０アドレスが割り当て
られている特定のページ（第３図の例では第０ページ）
内でしか使用することができず、一般にはページを越え
るアドレスの指定が必要である。このように従来の方法
ではＩ１０アドレスの指定が高速に行なえないばかりで
なく、プログラムのために使用するメモリの容量を浪費
するという問題点があった。
アドレス空間の一箇所にしか存在しないため、Ｉ１０ア
ドレスの指定を行なう場合、同一ページ内のみのアドレ
スを高速に指定する手段は、Ｉ１０アドレスが割り当て
られている特定のページ（第３図の例では第０ページ）
内でしか使用することができず、一般にはページを越え
るアドレスの指定が必要である。このように従来の方法
ではＩ１０アドレスの指定が高速に行なえないばかりで
なく、プログラムのために使用するメモリの容量を浪費
するという問題点があった。
本発明は前述の問題点を除去し、高速にＩ１０アドレス
の指定が可能な集積回路を提供することを目的としてい
る。
の指定が可能な集積回路を提供することを目的としてい
る。
問題点を解決するための手段
本発明は前述の問題点を解決するために、同一チップ内
に内蔵されたＲＡＭのメモリアドレス空間をページ分割
し、各ページの同一アドレスに工１０アドレスを割り当
てることで、各ページにＩ１０アドレスを存在させるも
のである。
に内蔵されたＲＡＭのメモリアドレス空間をページ分割
し、各ページの同一アドレスに工１０アドレスを割り当
てることで、各ページにＩ１０アドレスを存在させるも
のである。
作用
本発明は前述し九手段により、各ページに工１０アドレ
スが存在するため、同一ページ内のみのアドレスを指定
する手段を用いて、高速にＩ１０アドレスの指定が行な
える。ま念、プログラムに使用するメモリの容量を節約
することもできる。
スが存在するため、同一ページ内のみのアドレスを指定
する手段を用いて、高速にＩ１０アドレスの指定が行な
える。ま念、プログラムに使用するメモリの容量を節約
することもできる。
実施例
第１図に本発明の実施例のアドレスマツプを示す。
ここでは簡単化のために１ページ１２８Ｘ８ビツト（２
５６バイト）として説明する。
５６バイト）として説明する。
第１図において、１は第０ページ、２は第１ページであ
る。また４及び５は、入出力端子Ａのアドレスであり６
及び７は入出力端子Ｂのアドレスである。
る。また４及び５は、入出力端子Ａのアドレスであり６
及び７は入出力端子Ｂのアドレスである。
第１図の例は同一チップ内に２ページ（６１２バイト）
のメモリが内蔵されている場合を示す。
のメモリが内蔵されている場合を示す。
この場合、第０ページ１は、アドレスを１６進数で表わ
すと、メモリアドレス′″Ｏｏｏ″から”ＯＦＦ”まで
であり、第１ページ２は、メモリアドレス″１ｏ○”か
ら”ＩＦＦ”までである。
すと、メモリアドレス′″Ｏｏｏ″から”ＯＦＦ”まで
であり、第１ページ２は、メモリアドレス″１ｏ○”か
ら”ＩＦＦ”までである。
このメモリアドレス空間の一部にＩ１０アドレスを割り
当てる。たとえば、２つのＩ１０アドレス入出力端子人
、及び入出力端子Ｂのアドレスを割り当てる場合につい
て説明する。
当てる。たとえば、２つのＩ１０アドレス入出力端子人
、及び入出力端子Ｂのアドレスを割り当てる場合につい
て説明する。
入出力端千人のアドレスを第０ベージ内のアドレス″０
００″に割り当てたとすると、第１ページ２で同じアド
レスである’１００”にも同じ入出力端子ムのアドレス
を割り当てる。同様に入出力端子Ｂのアドレスを、第０
ページのｏ０１”と第１ページの′１ｏ１”にそれぞれ
割り当てる。
００″に割り当てたとすると、第１ページ２で同じアド
レスである’１００”にも同じ入出力端子ムのアドレス
を割り当てる。同様に入出力端子Ｂのアドレスを、第０
ページのｏ０１”と第１ページの′１ｏ１”にそれぞれ
割り当てる。
前述のように入出力端子ムと入出力端子Ｂのアドレスを
割り当てることにより、第０ページ１にも、第１ページ
２にも入出力端千人及び入出力端子Ｂのアドレス４，６
が存在し、現在指示しているアドレスが第０ベージ内で
も第１ページ内でも、次に入出力端千人又は入出力端子
Ｂのアドレスを指示する場合、同一ページ内のアドレス
を指示することで、入出力端子ム又は入出力端子Ｂのア
ドレスを指示できる。
割り当てることにより、第０ページ１にも、第１ページ
２にも入出力端千人及び入出力端子Ｂのアドレス４，６
が存在し、現在指示しているアドレスが第０ベージ内で
も第１ページ内でも、次に入出力端千人又は入出力端子
Ｂのアドレスを指示する場合、同一ページ内のアドレス
を指示することで、入出力端子ム又は入出力端子Ｂのア
ドレスを指示できる。
第２図に、入出力端千人及び入出力端子Ｂのアドレスデ
コードの一例を示す。
コードの一例を示す。
第２図において８は入出力端千人のアドレスデコード信
号線、９は入出力端子Ｂのアドレスデコード信号線であ
る。１ｏはアドレスバスの０ビット目からＴビット目ま
でであり、１１はアドレスバスの８ビツト目である。
号線、９は入出力端子Ｂのアドレスデコード信号線であ
る。１ｏはアドレスバスの０ビット目からＴビット目ま
でであり、１１はアドレスバスの８ビツト目である。
この例のように、ページを示すアドレスのビット（この
例の場合はアドレスバスの第８ビツト目）アドレスを割
り当てることができる。
例の場合はアドレスバスの第８ビツト目）アドレスを割
り当てることができる。
発明の効果
以上のように本発明によれば、Ｉ１０アドレスが、各ペ
ージに割り当てるため、同一ページ内のみのアドレスを
指定する手段を用いて、高速にＩ１０アドレスの指定を
することができる・またプログラムのために使用するメ
モリの容量を節約することができる。
ージに割り当てるため、同一ページ内のみのアドレスを
指定する手段を用いて、高速にＩ１０アドレスの指定を
することができる・またプログラムのために使用するメ
モリの容量を節約することができる。
第１図は本発明のメモリマツプの例を示す図、第２図は
本発明のＩ１０アトどスのアドレスデコード回路図、第
３図は従来例のメモリマツプの例全示す図である。 １・・・・・・第０ページ、２・・・・・・第１ページ
、３，４゜５．６．７・・・・・・Ｉ１０アドレス、８
．９・・・・・・Ｉ１０アドレスデコード線、１０，１
１・・・・・・アドレスバス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２−
１繋１・−ジ 第 ２ 図 ８−−一△止力
搗噸汁しスデコ→１笈９−−−λ広刀ｊ帖＋Ｉ３ｅ
・１０．１（−−−ア％−ｂスハース 第３図 （＝−琴θ１・−ジ ２−・不１ヤージ ３・−−わｂアト′°υぺ
本発明のＩ１０アトどスのアドレスデコード回路図、第
３図は従来例のメモリマツプの例全示す図である。 １・・・・・・第０ページ、２・・・・・・第１ページ
、３，４゜５．６．７・・・・・・Ｉ１０アドレス、８
．９・・・・・・Ｉ１０アドレスデコード線、１０，１
１・・・・・・アドレスバス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２−
１繋１・−ジ 第 ２ 図 ８−−一△止力
搗噸汁しスデコ→１笈９−−−λ広刀ｊ帖＋Ｉ３ｅ
・１０．１（−−−ア％−ｂスハース 第３図 （＝−琴θ１・−ジ ２−・不１ヤージ ３・−−わｂアト′°υぺ
Claims (1)
- 同一チップ内にＲＡＭを有し、入出力端子やレジスタ
等のメモリ以外のもののアドレスが、前記ＲＡＭのメモ
リアドレス空間の一部に割り当てられている集積回路で
、前記ＲＡＭのメモリアドレス空間をページ分割し、同
一ページ内のみのアドレスを指定する手段を備え、各ペ
ージの同一アドレスに前記入出力端子やレジスタ等のア
ドレスを割り当てることで、各ページに前記入出力端子
やレジスタ等のアドレスを存在させ、どのページにおい
ても、同一ページ内のアドレスを指定することで同じ入
出力端子やレジスタ等のアドレスを指定できることを特
徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899685A JPS61208152A (ja) | 1985-03-12 | 1985-03-12 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899685A JPS61208152A (ja) | 1985-03-12 | 1985-03-12 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208152A true JPS61208152A (ja) | 1986-09-16 |
Family
ID=12818816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4899685A Pending JPS61208152A (ja) | 1985-03-12 | 1985-03-12 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208152A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352030A (en) * | 1976-10-04 | 1978-05-12 | Ibm | Data processing machine |
| JPS5532191A (en) * | 1978-08-29 | 1980-03-06 | Nec Corp | Terminal control device |
-
1985
- 1985-03-12 JP JP4899685A patent/JPS61208152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352030A (en) * | 1976-10-04 | 1978-05-12 | Ibm | Data processing machine |
| JPS5532191A (en) * | 1978-08-29 | 1980-03-06 | Nec Corp | Terminal control device |
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