JPH0469737A

JPH0469737A - マイクロアドレス回路

Info

Publication number: JPH0469737A
Application number: JP18303590A
Authority: JP
Inventors: Tatsuo Owada; 達男大和田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-11
Filing date: 1990-07-11
Publication date: 1992-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロアドレス回路に関し、特にソフトウェ
アにおける命令中に示されるオペランドアドレスから、
該命令を処理するだめのマイクロプログラムのスタート
アドレスをつくり出すマイクロアドレス回路に関する。

〔従来の技術〕

従来、この種のマイクロアドレス回路は、ソフトウェア
における命令コードを解読し、その解読結果からそのソ
フトウェアを実行するためのマイクロプログラムのスタ
ートアドレスを求め、そのマイクロプログラムによって
オペランドアドレスを検出し、そのオペランドアドレス
とメモリに対し一度に書き込みができる大きさとの関係
をマイクロプログラムが判断し、該ソフトウェアにおけ
る命令を実行するようになっていた。

上述の従来技術を第３図・第４図を用いて説明する。

第３図において、１は中央処理装置、２はソフトウェア
における命令を一時格納する命令レジスタ、３は命令デ
コード回路、４はソフトウェアにおける命令中に示され
るオペランドアドレスを保持するオペランドアドレス回
路、５は汎用レジスタ、５Ａは汎用レジスタ５のメモリ
エリヤの一つで１バイトの大きさを持っている。

６はマイクロプログラムのアドレスを示すマイクロアド
レス発生回路、７はマイクロプログラムを記憶している
マイクロプログラム記憶回路、８はメモリ１１にライト
するデータを一時保持するライトデータレジスタで、そ
れぞれ１バイトの大きさをもつメモリエリヤ８Ａ−８Ｂ
から成る。９はライトアドレスレジスタ、１０はライト
マスクレジスタでそれぞれ１ビツトの大きさをもつメモ
リエリヤＩＯＡ・１０Ｂから成る。

１１はメモリでライトアドレスレジスタ９の示ずアト１
／スにライトデータレジスタ８の値を書き込むが、この
時メモリ１１はライトアドレスレジスタ９からのアドレ
スを、１バイト単位で割り付けられたアドレスとし、該
アドレスの最下位ビットをＯとみなず。そして、ライト
データレジスタ８のメモリエリヤ８Ａと８Ｂのう・イト
データのそれぞれに対応して送られてくるライトマスク
レジスタ１０のメモリエリヤＩＯＡとＩＯＢの値によっ
てライトデータレジスタ８のメモリエリヤ８Ａと８Ｂを
メモリ１１に書き込むか否かを判断する。

例えば、ライトアドレスレジスタ９が２０１番地、ライ
トデータレジスタ８のメモリエリヤ８ＡがＡＡ、８Ｂが
ＢＢ、ライトマスクレジスタ１０のメモリエリヤＩＯＡ
とＩＯＢがともに１てメモリ１１はメモリエリヤｌ０Ａ
−１０Ｂのライトマスクにおいて１にセットされている
ライトマスクに対応するライトデータを書き込むものと
すると、この場合、メモリ１１の２００番地１１ＡにＡ
Ａが、又２０ｉ番地１１ＢにＢＢが記憶される。

第４図は汎用レジスタ５のメモリエリヤ５Ａの値をメモ
リ１１に書き込むためのソフトウェアにおけるストア命
令を実現するマイクロプログラムの流れ図である。

ここで、中央処理装置１がメモリ１１の２００番地１１
Ｂにメモリエリヤ５Ａのデータを書き込むストアー命令
を命令レジスタ２にセットしたとする。オペランドアド
レス回路４は、オペランドアドレス２００を保持し、又
、命令デコード回路３が、ストア命令を実行するための
マイクロプログラムの先頭アドレスを発生させることで
、マイクロアドレスレジスタ６はマイクロプログラム記
憶回路７から第４図のマイクロプログラムを読み出し、
順次マイクロプログラムを実行していく。

マイクロプログラムにおいて、オペランドアドレス回路
４にセットされているアドレス２００の最下位ビット（
２進数に変換したときの最下位のデジットを示す、以下
同じ）が０であることを検出しくステップ４１）、ライ
トマスクレジスター１０のメモリエリヤＩＯＡ・ＩＯＢ
に、それぞれ１とＯをセットする（ステップ４２）。次
に、汎用レジスタ５のメモリエリヤ５Ａをライトデータ
レジスタ８のメモリエリヤ８Ａにセットする（ステップ
４３）。

また、ステップ４１において、オペランドアドレス回路
４にセットされているアドレス２００の最下位ビットが
Ｏでない即ち１であることを検出したとき、ライトマス
クレジスタ１０のメモリエリヤＩＯＡ・ＩＯＢに、それ
ぞれＯと１をセットする（ステップ４６）。そして、ラ
イトデータレジスタ８のメモリエリヤ８Ｂにメモリエリ
ヤ５Ａのデータをセットする（ステップ４７）。続いて
ステップ４４・４５の処理を前述したように実行する。

オペランドアドレス回路４にセットされているアドレス
２００番地をライトアドレスレジスタ９にセットする（
ステップ４４）。そして、メモリ１１に書き込み指示（
ステップ４５）することで、メモリ１１の２００番地で
あるメモリエリヤ−６＝１１Ａにメモリエリヤ５Ａの値が書がれ、２０１番地は
、ライトマスクレジスタ１ｏのメモリエリヤＩＯＢがＯ
であることから変化しない。

〔発明が解決しようとする課題〕

」二連した従来のマイクロアドレス回路は、マイクロプ
ログラムがソフトウェアの指定したオペランドアドレス
を調べるようになっているので、ソフトウェアにおける
命令の処理速度が遅くなるという欠点がある。

〔課題を解決するための手段〕

本発明のマイクロアドレス回路は、ソフトウェアが使用
する中央処理装置内の汎用レジスタの大きさと、メモリ
に一度に書き込めるデータの大きさとが異る中央処理装
置のマイクロアドレス回路において、ソフトウェアにおける命令の中に示されるオペランドア
ドレスを生成するオペランドア、ドレス回路と、ソフトウェアにおける命令を解読し、前記命令の処理を
行なうマイクロプログラムのスタートアドレスの一部を
発生させる命令デコード回路と、前記オペランドアドレ
ス回路でつくられる前記オペランドアドレスの一部と、
前記命令デコード回路から発生されるマイクロプログラ
ムのスタートアドレスの一部とを組み合わせて、マイク
ロプログラムのスタートアドレスを生成するマイクロア
ドレス発生回路とを備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

本発明の一実施例を第１図−第２図を用いて説明する。

第１図において１は中央処理装置、２は命令レジスタ、
３は命令デコード回路、４はオペランドアドレス回路、
５は汎用レジスタ、５Ａは１バイトの大きさをもつ汎用
レジスタ５のメモリエリヤの一つである。６はマイクロ
アドレス発生回路、７はマイクロプログラム記憶回路、
８はライトデータレジスタでそれぞれ１バイトの大きさ
のメモリエリヤ８Ａ・８Ｂから成る。９はライトアドレ
スレジスタ、１０はライトマスクレジスタで、それぞれ
１ビツトの大きさのメモリエリヤＩＯＡと１０Ｂとから
なる。１１はメモリで、メモリエリヤＩＩＡとＩＩＢは
従来の技術の項に記されているように、メモリ１１の２
００番地と２０１番地とをさし、それぞれ１バイトの大
きさをもつ。

命令レジスタ２は、データ信号線１２によって命令デコ
ード回路３と、オペランドアドレスレジスタ４とに接続
される。そして、命令デコード回路３は、データ信号線
１３によってマイクロアドレス発生回路６と接続される
。オペランドアドレス回路４は、データ信号線１４によ
ってマイクロアドレス発生回路６とライトアドレスレジ
スタ９に接続される。汎用レジスタ５はデータ信号線１
５によってライトデータレジスタ８と接続される。マイ
クロアドレス発生回路６はデータ信号線１６によってマ
イクロプログラム記憶回路７に接続される。メモリ１１
はデータ信号線１７によってライトデータレジスタ８と
、ライトデータレジスタ９とライトマスクレジスタ１０
とに接続される。

第２図は汎用レジスタ５のメモリエリヤ５Ａの値をメモ
リ１１に書き込むためのソフトウェアにおけるストア命
令を、本発明によって実現するためのマイクロプログラ
ムの流れ図である。

ここで、中央処理装置１がメモリ１１の２００番地１１
Ａに汎用レジスタ５のメモリエリヤを書き込むストアー
命令を命令レジスタ２にセットしたとする。オペランド
アドレス回路４はオペランドアドレス２００を保持し、
また命令デコード回路３がストアー命令を実行するため
のマイクロプログラムの先頭アドレス、例えばＦＦ番地
を発生させる。そして、マイクロアドレス発生回路６は
、命令デコード回路３が発生したＦＦ番地の最下位ビッ
トをオペランドアドレス回路４の最下位ビットに入れ換
え、これをマイクロプログラムのスタートアドレスとす
る。つまり、ＦＦ（１８進数）の最下位ビット１を２０
０　（１６進数）の最下位ビット０に入れ換え、ＦＥ（
１８進数）をスタートアドレスとする。

これによりマイクロプログラム記憶回路７から第２図の
マイクロプログラムが読み出さ、れ、順次実行される。

この場合の第１ステツプはオペランドアドレスが２００
番地であることから、ライトマスクレジスタ１０のメモ
リエリヤＩＯＡと１０Ｂとにそれぞれ１と０をセットす
る（ステップ２１）。そしてライトデータレジスタ８の
メモリエリヤ８Ａに汎用レジスタ５のメモリエリヤ５Ａ
のデータをセットしくステップ２２）、ライトアドレス
レジスタ９にオペランドアドレス回路４の２００をセッ
ト後（ステップ２３）、メモリ１１に書き込み指示する
ことで（ステップ２４）、メモリ１１の２００番地であ
るＩＩＡに汎用レジスタ５のメモリエリヤ５Ａのデータ
値が書かれ、ライトマスクレジスタ１０のメモリエリヤ
ＩＯＢがＯであることからメモリ１１の２０１番地であ
る１１Ｂは変化しない。

なお、オペランドアドレスが２０１番地である場合は命
令デコード回路３の出力ＦＦの最下位ビットに２０１番
地の最下位ビット１を入れたＦＦ番地が、マイクロプロ
グラムのスタートアドレスとなり、第２図のステップ５
から実行される。

〔発明の効果〕

以」二説明したように本発明は、ソフトウェアにおける
命令中に示されたオペランドアドレスを、該命令を実行
するためのマイクロプログラムのスタートアドレスの一
部にすることで、マイクロプログラムによるオペランド
アドレス検出ステップがなくなり、ソフトウェアにおけ
る命令実行時間を短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本実施例でのマイクロプログラムの流れ図、第３
図は従来の技術による構成の一例を示すブロック図、第
４図は従来の技術でのマイクロプログラムの流れ図であ
る。１・・・中央処理装置、２・・・命令レジスタ、３・・
・命令デコード回路、４・・・オペランドアドレス回路
、５・・・汎用レジスタ、６・・・マイクロアドレス発
生回路、７・・・マイクロプログラム記憶回路、８・・
・ライトデータレジスタ、９・・・ライトアドレスレジ
スタ、１０・・・ライトマスクレジスタ、１１・・・メ
モリ、１２〜１８・・・データ信号線。

Claims

【特許請求の範囲】ソフトウェアが使用する中央処理装置内の汎用レジスタ
の大きさと、メモリに一度に書き込めるデータの大きさ
とが異る中央処理装置のマイクロアドレス回路において
、ソフトウェアにおける命令の中に示されるオペランドア
ドレスを生成するオペランドアドレス回路と、ソフトウェアにおける命令を解読し、前記命令の処理を
行なうマイクロプログラムのスタートアドレスの一部を
発生させる命令デコード回路と、前記オペランドアドレ
ス回路でつくられる前記オペランドアドレスの一部と、
前記命令デコード回路から発生されるマイクロプログラ
ムのスタートアドレスの一部とを組み合わせて、マイク
ロプログラムのスタートアドレスを生成するマイクロア
ドレス発生回路とを備えて成ることを特徴とするマイク
ロアドレス回路。