JPS60128531A

JPS60128531A - デ−タ処理装置

Info

Publication number: JPS60128531A
Application number: JP23495783A
Authority: JP
Inventors: Atsushi Iwata; 淳岩田
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-12-15
Filing date: 1983-12-15
Publication date: 1985-07-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は，命令コードと命令サグコードを有する命令語
を含んだ命令語群によって命令制御を行うデータ処理装
置に関する。

従来技術従来，この種のデータ処理装置においては，命令数の追
加及び命令の仕様変更を行なう際，命令コードのピッド
数を追加することができ々いだめ。

、命令コードを全て使用した場合には命令コードと同等
な命令サブコードを持つ命令語を追加し，命令コードで
アドレス指定される制御メモリと命令サブコードでアド
レス指定される制御メモリの２つの制御メモリを用意し
て，この命令語で表現される命令については，起動する
マイクロ７０ログラムを決定するために，マイクロプロ
グラムを格納する制御ストアの起動アドレスとして命令
コードによってどちらかの制御メモリの出力を選択可能
にするように構成されている。しかしながら、命令サブ
コード用の制御メモリを用意し々ければならないので　
／％−ドウエア量が増加してしまう欠点があった。

発明の目的本発明の目的は、構成の簡単なケ゛−ト論理回路を追加
することによシ、上記従来の欠点を解決し。

同一命令コードであっても命令サブコードの違いによっ
て異なるマイクロプログラムを起動できるようにしたデ
ータ処理装置を提供することにある。

発明の構成本発明によれば、命令コードと命令サブコードを有する
命令語を含んだ命令語群によって命令制御を行うデータ
処理装置において、前記命令コードでアドレス指定され
命令制御情報を格納する第１のメモリと、マイクロ命令
から成る複数のマイクロプログラムを格納する第２のメ
モリを有すると共に、前記第１のメモリから出力される
命令制御情報を該命令制御情報の一部と前記命令サブコ
ードを用いて修飾し、該修飾された命令制御情報を前記
第２のメモリのアドレスとして与えるゲート論理回路か
らなる修飾回路を有することを特徴とするデータ処理装
置が得られる。

この発明の実施例次に本発明について図面を参照して詳細に説明する。

第１図を参照すると、マイクロプログラム容量が６４に
ワード（６５５３６ワード）で、そのマイクロ論理アド
レスが１６ビツトの場合の本発明によるデータ処理装置
の一実施例の構成が示されておシ、主記憶装置（以下、
ＭＭＵと略称す）１に格納された命令語は、記憶制御ユ
ニット（以下。

ＳＣＵと略称す）２を介し、命令制御及び演算ユニット
（以下、ＩＵ／ＢＵと略称す）３に読み出される。

ＩＵ／ＥＵ３に読み出された命令語は命令レジスタ３０
１に格納される。命令レジスタ３０１の一部を構成する
３０１ａ、３０１ｂの内、　３０１ａには８ビツトから
成る命令コードが格納され。

３０１ｂには４ビツトから成る命令サブコードが格納さ
れる。制御メモリ３０２は幅２０ビット×２５６ワード
の容量をもち、命令コード３０１ａでアドレス指定され
、その出力は読出しレジスタ３０３に格納される。読出
しレジスタ３０３は１２ビツトの３０３ａ、４ビツトの
３０３ｂ及び４ビツトの３０３Ｃの３つの部分を有し、
　３０３ａ。

３０３ｂの集合１６ビツトが命令コード３０１ａに対応
したマイクロプログラムの先頭アドレスになシ、　３０
３　Ｃは命令サブコード３０１ｂにビット対応したマス
ク情報になる。３０４は命令サブコード３０１ｂの退避
レジスタである。３０５はアンド回路で、退避レジスタ
３０４の内容と読出しレジスタ３０３Ｃの内容とをビッ
ト対応に論理積出力する。３０６はオア回路で、読出し
レジスタ３０’３ｂの内容とアンド回路３０５の出力と
をビット対応に論理和出力する。３０７は制御ストア３
０８のアドレスレジスタであυ、読出しレジスタ３０３
ａの内容（１２ビツト）及びオア回路３０６ｚ出力（４
ビツト）が格納され、制御ストア３０８のアドレスを与
える。３０９は制御ストア３０８の読出しレジスタであ
る。

次に２具体的な例を用いて本実施例の動作について説明
する。

下記の３つの命令について考える。

（１）命令■；命令コード＝　（１８）　、命令サブコ
ード＝（４）（２）命令■；命令コード−（１８）、命
令サブコード＝（０）（３）命令■；命令コード−（３
３）、命令サブコードなしなお、０山数字は１６進表示
であり、以下同様である。まだ、制御メモリ３０２の内
容は、下記の通りである。

アドレス＝（１８）の内容；（３４５８Ｆ）アドレス＝
（３３）の内容；（２１０５０）（１）　命令■の場合命令■は、制御メモリ３０２の内容から、命令コード対
応のマイクロプログラムの先頭アドレスが（３４５８）
、マスク情報が（Ｆ’ｌであるから、読出しレジスタ３
０３の内容は、３０３ａ＝（３４５）。

３０３　ｂ＝（ｓ）、　３０３　ｃ　＝（句となる。ま
た、退避レジスタ３０４の内容は（４）である。よって
、アンド回路３０５の出力は、（４）△（巧＝　（４）
となり、オア回路３０６め出力は、　（８）　Ｖ　（４
）　＝　（Ｃ’）となる。従って。

制御ストア３０８のアドレスレジスタ３０７には（３４
５Ｃ）が格納される。

（２）　命令■の場合同様にして、命令■の場合、命令コード対応のマイクロ
プログラムの先頭アドレスは（３４５８）。

マスク情報は（Ｆ）であるから読出しレジスタ３０３の
内容は、３０３’ａ＝（３４５）、３０３ｂ＝（８）。

３ｏ３ｃ＝（Ｆ）となる。また、退避レジスタ３０４の
内容は（０）である。よって、アンド回路３０５の出力
は、（０）△（Ｆ）　−（０）となり、オア回路３０６
の出力は（８）（０）　＝　（８）となる。従って、制
御ストア３０８のアドレスレジスタ３０７には（３４５
８）が格納される。

（３）　命令■の場合命令■の場合は、命令サブコードがないが、読出しレジ
スタ３０３の内容において、マスク情報３０３　ｃ　＝
（０）であるだめ、アドレスレジスタ３０７にはアンド
回路３０５．オア回路３０６の影響を受けずに（２１０
５）が格納される。

以上から、命令［Ｆ］、命令■の場合を比較すれば。

同一命令コードでも命令サブコードが異なる命令が、そ
れぞれ異なるマイクロプログラムを起動することが可能
である。また、命令サブコードが存在しない命令■の場
合は、マスク情報を（Ｑ）に設定することにより、命令
コートゝ対応のマイクロプログラムのアト８レスに影響
を与えないようにすることが可能である。

発明の詳細な説明したように２本発明は、命令サブコードを有する
命令に対して、命令コード対応の命令サブコードに対す
るマスク情報を持たせることによシ、命令コードが同一
でも、簡単なケ゛−ト論理回路を介して複数のマイクロ
７０ログラムの起動が可能である。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の一実施例の構成
を示しだブロック図でちる。１・・・主記憶装置、２・・・記憶制御ユニット、３・
・命令制御及び演算ユニッ）、３０１・・・命令レジス
タ、３０２・・・制御メモリ、３０３・・読出しレジメ
タ、３Ｏ４・・退避レジスタ、３０５・・アンド回路。３０６・・・オア回路、３０７・・・アドレスレジスタ
。３０８・・・制御ストア、３０９・・読出しレジスタ。

Claims

【特許請求の範囲】１　命令コードと命令サブコートゝを有する命令語を含
んだ命令語群によって命令市１］御を行うデータ処理装
置において、前記命令コードでアドレス指定され命令制
御情報を格納する第１のメモ１ノとマイクロ命令から成
る複数のマイクロプログラムを格納する第２のメモリを
有すると共に　（、ｆＪ言己第１のメモリから出力され
る命令Ｉ１１御情報を該命令制御情報の一部と前記命令
サブコードを用いてイ参飾し、該修飾された命令制御情
報を前記第２のメモリのアドレスとして与えるケゝ−ト
論理回路力）らなる修飾回路を有することを特徴とする
データ処理装置。以下余白