JPS622332B2 - - Google Patents
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- JPS622332B2 JPS622332B2 JP56104104A JP10410481A JPS622332B2 JP S622332 B2 JPS622332 B2 JP S622332B2 JP 56104104 A JP56104104 A JP 56104104A JP 10410481 A JP10410481 A JP 10410481A JP S622332 B2 JPS622332 B2 JP S622332B2
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- Japan
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- instruction
- field
- bits
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- program
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- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 102100038248 Cis-aconitate decarboxylase Human genes 0.000 description 1
- 101001032339 Homo sapiens Cis-aconitate decarboxylase Proteins 0.000 description 1
- 102100027302 Interferon-induced protein with tetratricopeptide repeats 3 Human genes 0.000 description 1
- 101710166376 Interferon-induced protein with tetratricopeptide repeats 3 Proteins 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
Description
【発明の詳細な説明】
本発明は、簡単な命令セツトを有するシーケン
スコントローラやデイジタルコントローラ等の情
報処理装置に好適な命令処理方式に関するもので
ある。
スコントローラやデイジタルコントローラ等の情
報処理装置に好適な命令処理方式に関するもので
ある。
一般に従来のこの種装置における命令処理方式
は、例えば第１図に示すように実行すべき命令の
種類を指定する命令部OPとその命令の操作対象
となる信号（オペランド）のアドレスを指定する
オペランド部OPDとから成る命令フオーマツト
を用いて各命令を定義し、この定義した命令を幾
つか順序だててプログラムメモリに記憶させてお
き、これを順次実行することにより目的の処理を
実行している。この点について従来の一般的なシ
ーケンスコントローラを例に採り具体的に説明す
ると、例えば第２図に示すように入力接点２１〜
２３のいずれか１つが閉となり且つ入力接点２４
〜２７の全てが閉となつたとき出力接点２８，２
９を閉とするようなリレー回路のリレーシーケン
スをシーケンスコントローラで実現する場合、従
来は、例えば第３図に示すようなステツプl1〜l9
からなるプログラムを必要とした。即ち、同図に
おいてn1〜n11は入力接点２１〜２７又は出力接
点２８，２９が接続されているアドレス、Ｒは指
定された信号を読取る旨の命令、Ａは指定された
信号とのアンドをとる旨の命令、Ｏは指定された
信号とのオアをとる旨の命令、Ｗは結果を出力す
る旨の命令であり、ステツプl1〜l3において入力
接点２１〜２３のオアをとり、ステツプl4〜l7に
おいてそれと入力接点２４〜２７とのアンドをと
り、その結果をステツプl8，l9において接点２
８，２９に出力するものである。
は、例えば第１図に示すように実行すべき命令の
種類を指定する命令部OPとその命令の操作対象
となる信号（オペランド）のアドレスを指定する
オペランド部OPDとから成る命令フオーマツト
を用いて各命令を定義し、この定義した命令を幾
つか順序だててプログラムメモリに記憶させてお
き、これを順次実行することにより目的の処理を
実行している。この点について従来の一般的なシ
ーケンスコントローラを例に採り具体的に説明す
ると、例えば第２図に示すように入力接点２１〜
２３のいずれか１つが閉となり且つ入力接点２４
〜２７の全てが閉となつたとき出力接点２８，２
９を閉とするようなリレー回路のリレーシーケン
スをシーケンスコントローラで実現する場合、従
来は、例えば第３図に示すようなステツプl1〜l9
からなるプログラムを必要とした。即ち、同図に
おいてn1〜n11は入力接点２１〜２７又は出力接
点２８，２９が接続されているアドレス、Ｒは指
定された信号を読取る旨の命令、Ａは指定された
信号とのアンドをとる旨の命令、Ｏは指定された
信号とのオアをとる旨の命令、Ｗは結果を出力す
る旨の命令であり、ステツプl1〜l3において入力
接点２１〜２３のオアをとり、ステツプl4〜l7に
おいてそれと入力接点２４〜２７とのアンドをと
り、その結果をステツプl8，l9において接点２
８，２９に出力するものである。
ところで、命令部OPのビツト数としては通常
５ビツト程度必要とし、オペランド部OPDのビ
ツト数は入出力点数により左右されるが少なくと
も７ビツト以上は必要となるので、１命令に要す
るビツト数は少なくとも12ビツト程度必要とな
る。そして、一般に汎用のプログラムメモリは１
語８ビツト又は16ビツト構成となつており、８ビ
ツトでは無理なので多少のビツトの無駄を覚悟で
従来は16ビツトのプログラムメモリを使用してい
る。従つて、第３図に示す場合においては、16/8
×９＝18（バイト）の記憶容量を必要とすること
になる。
５ビツト程度必要とし、オペランド部OPDのビ
ツト数は入出力点数により左右されるが少なくと
も７ビツト以上は必要となるので、１命令に要す
るビツト数は少なくとも12ビツト程度必要とな
る。そして、一般に汎用のプログラムメモリは１
語８ビツト又は16ビツト構成となつており、８ビ
ツトでは無理なので多少のビツトの無駄を覚悟で
従来は16ビツトのプログラムメモリを使用してい
る。従つて、第３図に示す場合においては、16/8
×９＝18（バイト）の記憶容量を必要とすること
になる。
一般に小規模なシーケンスコントローラやデイ
ジタルコントローラで先ず要求されることは、そ
れが低価格であるということであり、システム全
体のコストに占めるメモリのコストの割合はかな
り大きなものとなるのでメモリ使用量はでき得る
限り少なくする必要がある。しかし、実際は上述
した如く第２図に示したような簡単なリレーシー
ケンスに対し第３図に示すように多くのメモリ容
量を必要としており、充分に低価格化を図ること
ができなかつた。
ジタルコントローラで先ず要求されることは、そ
れが低価格であるということであり、システム全
体のコストに占めるメモリのコストの割合はかな
り大きなものとなるのでメモリ使用量はでき得る
限り少なくする必要がある。しかし、実際は上述
した如く第２図に示したような簡単なリレーシー
ケンスに対し第３図に示すように多くのメモリ容
量を必要としており、充分に低価格化を図ること
ができなかつた。
本発明はこのような従来の欠点を改善したもの
であり、でき得る限り少ないメモリ容量で命令処
理が行なえるようにして、メモリ使用効率の向上
を図り、低価格を容易にすることを目的とする。
本発明は、上述のようなシーケンスコントローラ
等においては、第３図に示す如く同一命令は連続
することが多いこと、連続した命令の場合対象と
なる入出力アドレスは近くのアドレスに取られる
こと、及び小形システムにおいてはメモリに16ビ
ツト長では冗長すぎ８ビツトが適当であること等
に着目して為されたものであり、以下実施例につ
いて詳細に説明する。
であり、でき得る限り少ないメモリ容量で命令処
理が行なえるようにして、メモリ使用効率の向上
を図り、低価格を容易にすることを目的とする。
本発明は、上述のようなシーケンスコントローラ
等においては、第３図に示す如く同一命令は連続
することが多いこと、連続した命令の場合対象と
なる入出力アドレスは近くのアドレスに取られる
こと、及び小形システムにおいてはメモリに16ビ
ツト長では冗長すぎ８ビツトが適当であること等
に着目して為されたものであり、以下実施例につ
いて詳細に説明する。
第４図Ａ，Ｂは本発明方式に使用する命令フイ
ールドの一実施例を表わす線図であり、Ｃはコン
トロールフイールド、OPは命令部、OPDHはオ
ペランドの上位ビツトが格納される上位オペラン
ド部、OPDLはオペランドの下位ビツトが格納さ
れる下位オペランド部である。
ールドの一実施例を表わす線図であり、Ｃはコン
トロールフイールド、OPは命令部、OPDHはオ
ペランドの上位ビツトが格納される上位オペラン
ド部、OPDLはオペランドの下位ビツトが格納さ
れる下位オペランド部である。
本発明方式は２種類の命令フイールドを使用す
るものであり、その１つは第４図Ａに示すように
命令部OP、上位オペランド部OPDH、コントロ
ールフイールドＣからなるOP形命令フイールド
（第１の命令フイールド）であり、他の１つは同
図Ｂに示すように下位オペランド部OPDL、コン
トロールフイールドＣからなるOPD形命令フイ
ールド（第２の命令フイールド）である。各命令
フイールドは８ビツト長であり、コントロールフ
イールドＣとして１ビツト、命令部OPに５ビツ
ト、上位オペランド部OPDHに２ビツト、下位オ
ペランド部OPDLに７ビツトがそれぞれ割当てら
れており、OP形命令フイールドのコントロール
フイールドＣには“１”が書込まれ、OPD形命
令フイールドのコントロールフイールドＣには
“０”が書込まれる。即ち、コントロールフイー
ルドＣの内容で当該命令フイールドがOP形であ
るのかOPD形であるのかが区別される。
るものであり、その１つは第４図Ａに示すように
命令部OP、上位オペランド部OPDH、コントロ
ールフイールドＣからなるOP形命令フイールド
（第１の命令フイールド）であり、他の１つは同
図Ｂに示すように下位オペランド部OPDL、コン
トロールフイールドＣからなるOPD形命令フイ
ールド（第２の命令フイールド）である。各命令
フイールドは８ビツト長であり、コントロールフ
イールドＣとして１ビツト、命令部OPに５ビツ
ト、上位オペランド部OPDHに２ビツト、下位オ
ペランド部OPDLに７ビツトがそれぞれ割当てら
れており、OP形命令フイールドのコントロール
フイールドＣには“１”が書込まれ、OPD形命
令フイールドのコントロールフイールドＣには
“０”が書込まれる。即ち、コントロールフイー
ルドＣの内容で当該命令フイールドがOP形であ
るのかOPD形であるのかが区別される。
以上のような命令フイールドを使用して作成し
た第２図示リレーシーケンス実行プログラムの一
例を第５図に示す。なお、同図において、m1〜
m13は各命令の格納されているアドレス、ｎ1H，
ｎ2H，ｎ4H，ｎ10Hはn1，n2，n4，n10の上位２ビ
ツト、ｎ1L〜ｎ11Lはn1〜n11の下位７ビツトを示
し、Ｒ，Ｏ，Ａ，Ｗは第３図と同一命令を示す。
またn2とn3，n4〜n7及びn10とn11の上位２ビツト
は同一であるものとしている。
た第２図示リレーシーケンス実行プログラムの一
例を第５図に示す。なお、同図において、m1〜
m13は各命令の格納されているアドレス、ｎ1H，
ｎ2H，ｎ4H，ｎ10Hはn1，n2，n4，n10の上位２ビ
ツト、ｎ1L〜ｎ11Lはn1〜n11の下位７ビツトを示
し、Ｒ，Ｏ，Ａ，Ｗは第３図と同一命令を示す。
またn2とn3，n4〜n7及びn10とn11の上位２ビツト
は同一であるものとしている。
第５図から判るように、本実施例方式において
は、OP形命令フイールドの内容が同一である命
令が連続する場合にはその後の命令については
OP形命令フイールドを省略してプログラムを作
成し、これをプログラムメモリに記憶させる。即
ち、第３図においてアドレスl3，l5〜l7，l9に格納
されている命令についてはOP形命令フイールド
に相当する部分が前の命令のそれと等しいので、
それらの命令についてはOPD形命令フイールド
に相当する部分のみがそれぞれ第５図のアドレス
m5，m8〜m10，m13に格納されている。このよう
にOPD形命令フイールド相当する部分を省略す
るのでメモリ使用量が少なくなるものであり、以
下このようなプログラムを処理する装置について
説明する。
は、OP形命令フイールドの内容が同一である命
令が連続する場合にはその後の命令については
OP形命令フイールドを省略してプログラムを作
成し、これをプログラムメモリに記憶させる。即
ち、第３図においてアドレスl3，l5〜l7，l9に格納
されている命令についてはOP形命令フイールド
に相当する部分が前の命令のそれと等しいので、
それらの命令についてはOPD形命令フイールド
に相当する部分のみがそれぞれ第５図のアドレス
m5，m8〜m10，m13に格納されている。このよう
にOPD形命令フイールド相当する部分を省略す
るのでメモリ使用量が少なくなるものであり、以
下このようなプログラムを処理する装置について
説明する。
第６図は本発明方式を実施する装置の一例を表
わす要部ブロツク図であり、PGMはプログラム
メモリ、PCはプログラムカウンタ、IRG1，IRG2
は命令レジスタ、NOTはノツト回路、AND1，
AND2はアンド回路である。プログラムメモリ
PGMの内容はプログラムカウンタPCで指定され
たアドレス順に読出され、そのコントロールフイ
ールドＣの内容がアンド回路AND1及びノツト回
路NOTを介してアンド回路AND2に加えられ、そ
の下位７ビツトの内容が命令レジスタIRG1，
IRG2に加えられる。プログラムメモリPGMから
読出された命令フイールドがOP形命令フイール
ドであるときは、コントロールフイールドＣの内
容が“１”であるので命令レジスタIRG1（第１
の命令レジスタ）にアンド回路AND1の出力でOP
形命令フイールドの下位７ビツト即ち命令部OP
と上位オペランド部OPDHの内容がセツトされ
る。また、プログラムメモリPGMから読出され
た命令フイールドがOPD形であるときは、その
コントロールフイールドＣは“０”であるのでア
ンド回路AND2の出力が“１”となり、OPD形命
令フイールドの下位７ビツト即ち下位オペランド
OPDLの内容が命令レジスタIRG2（第２の命令レ
ジスタ）に格納される。命令実行指令は、命令レ
ジスタIRG2へのデータの取込みと同時にアンド
回路AND2の出力として発せられ、命令レジスタ
IRG1，IRG2の内容を命令として命令の実行が開
始される。
わす要部ブロツク図であり、PGMはプログラム
メモリ、PCはプログラムカウンタ、IRG1，IRG2
は命令レジスタ、NOTはノツト回路、AND1，
AND2はアンド回路である。プログラムメモリ
PGMの内容はプログラムカウンタPCで指定され
たアドレス順に読出され、そのコントロールフイ
ールドＣの内容がアンド回路AND1及びノツト回
路NOTを介してアンド回路AND2に加えられ、そ
の下位７ビツトの内容が命令レジスタIRG1，
IRG2に加えられる。プログラムメモリPGMから
読出された命令フイールドがOP形命令フイール
ドであるときは、コントロールフイールドＣの内
容が“１”であるので命令レジスタIRG1（第１
の命令レジスタ）にアンド回路AND1の出力でOP
形命令フイールドの下位７ビツト即ち命令部OP
と上位オペランド部OPDHの内容がセツトされ
る。また、プログラムメモリPGMから読出され
た命令フイールドがOPD形であるときは、その
コントロールフイールドＣは“０”であるのでア
ンド回路AND2の出力が“１”となり、OPD形命
令フイールドの下位７ビツト即ち下位オペランド
OPDLの内容が命令レジスタIRG2（第２の命令レ
ジスタ）に格納される。命令実行指令は、命令レ
ジスタIRG2へのデータの取込みと同時にアンド
回路AND2の出力として発せられ、命令レジスタ
IRG1，IRG2の内容を命令として命令の実行が開
始される。
第７図は第５図示プログラムを第６図示装置に
実行させた場合におけるプログラム実行のタイム
チヤートであり、第５図と同一符号は同一内容を
示し、T1〜T6はプログラムの実行サイクルであ
る。実行サイクルにおいては次のような動作が行
なわれる。
実行させた場合におけるプログラム実行のタイム
チヤートであり、第５図と同一符号は同一内容を
示し、T1〜T6はプログラムの実行サイクルであ
る。実行サイクルにおいては次のような動作が行
なわれる。
T1；プログラムカウンタPCで指定されたアドレ
スm3の内容“Ｏ、ｎ2H”がプログラムメモリ
PGMから読出されて命令レジスタIRG1にセツ
トされ、プログラムカウンタPCが＋１カウン
トアツプされる。
スm3の内容“Ｏ、ｎ2H”がプログラムメモリ
PGMから読出されて命令レジスタIRG1にセツ
トされ、プログラムカウンタPCが＋１カウン
トアツプされる。
T2；プログラムメモリPGMのアドレスm4の内容
“ｎ2L”が読出されて命令レジスタIRG2に取込
まれ、プログラムカウンタPCが＋１カウント
アツプされる。同時に命令実行指令が出され
る。
“ｎ2L”が読出されて命令レジスタIRG2に取込
まれ、プログラムカウンタPCが＋１カウント
アツプされる。同時に命令実行指令が出され
る。
T3；T2で出された命令実行指令に従い、命令レ
ジスタIRG1，IRG2の内容“Ｏ、n2”が実行さ
れる。同時にアドレスm5の内容が読出されて
命令レジスタIRG2に取込まれ、プログラムカ
ウンタPCが＋１される。そして、命令実行指
令が出され、命令レジスタIRG1，IRG2の内容
“Ｏ、n3”が次のサイクルで実行される。
ジスタIRG1，IRG2の内容“Ｏ、n2”が実行さ
れる。同時にアドレスm5の内容が読出されて
命令レジスタIRG2に取込まれ、プログラムカ
ウンタPCが＋１される。そして、命令実行指
令が出され、命令レジスタIRG1，IRG2の内容
“Ｏ、n3”が次のサイクルで実行される。
以下同様にして、第５図示命令が実行される。
このように本実施例方式に依れば、連続して同
一命令が現われ、且つ上位オペランドが同一の場
合はOPD形命令フイールドは省略できるように
したので、必要とするメモリ容量は減少する。例
えば第５図示プログラムの場合、13バイトのメモ
リ容量で済み従来より５バイト節約することが可
能となる。なお、第４図の命令フイールドにおい
て、命令部OPを７ビツト、上位オペランド部
OPDHを０ビツトとしても同様に処理できる。こ
のような構成は、デイジタルコントローラのよう
に命令数は多いが入出力点数は少ない装置に特に
有効である。
一命令が現われ、且つ上位オペランドが同一の場
合はOPD形命令フイールドは省略できるように
したので、必要とするメモリ容量は減少する。例
えば第５図示プログラムの場合、13バイトのメモ
リ容量で済み従来より５バイト節約することが可
能となる。なお、第４図の命令フイールドにおい
て、命令部OPを７ビツト、上位オペランド部
OPDHを０ビツトとしても同様に処理できる。こ
のような構成は、デイジタルコントローラのよう
に命令数は多いが入出力点数は少ない装置に特に
有効である。
以上の説明から判るように、本発明に依れば、
ほとんどハードウエアの増加なしに連続する命令
においてはその命令部を省略することができるか
ら、少ないメモリ容量でプログラムを組むことが
可能となる。従つて、プログラムメモリの使用効
率が向上し、装置の低価格化を容易に行ない得る
ものとなる。また、本発明方式において、メモリ
の使用ビツト幅を８ビツトとすれば、１語中にお
ける不使用ビツト数が１語16ビツトのものに比べ
て減少し、更にメモリの使用効率が向上する。
ほとんどハードウエアの増加なしに連続する命令
においてはその命令部を省略することができるか
ら、少ないメモリ容量でプログラムを組むことが
可能となる。従つて、プログラムメモリの使用効
率が向上し、装置の低価格化を容易に行ない得る
ものとなる。また、本発明方式において、メモリ
の使用ビツト幅を８ビツトとすれば、１語中にお
ける不使用ビツト数が１語16ビツトのものに比べ
て減少し、更にメモリの使用効率が向上する。
なお、本発明方式は、上述したシーケンスコン
トローラの他、マイクロコンピユータを応用した
インタプリタ方式の処理装置等にも同様に適用で
きる。
トローラの他、マイクロコンピユータを応用した
インタプリタ方式の処理装置等にも同様に適用で
きる。
第１図は従来方式で用いられる命令フオーマツ
トの説明図、第２図はリレー回路の結線図、第３
図は従来方式によるプログラム例を示す図、第４
図は本発明方式で使用する命令フイールドの一実
施例を表わす線図、第５図は本発明方式によるプ
ログラム例を示す図、第６図は本発明方式を実施
する装置の一例を表わす要部ブロツク図、第７図
はその動作説明用タイムチヤートである。 Ｃはコントロールフイールド、OPは命令部、
OPDHは上位オペランド部、OPDLは下位オペラ
ンド部、PGMはプログラムメモリ、PCはプログ
ラムカウンタ、IRG1，IRG2は命令レジスタであ
る。
トの説明図、第２図はリレー回路の結線図、第３
図は従来方式によるプログラム例を示す図、第４
図は本発明方式で使用する命令フイールドの一実
施例を表わす線図、第５図は本発明方式によるプ
ログラム例を示す図、第６図は本発明方式を実施
する装置の一例を表わす要部ブロツク図、第７図
はその動作説明用タイムチヤートである。 Ｃはコントロールフイールド、OPは命令部、
OPDHは上位オペランド部、OPDLは下位オペラ
ンド部、PGMはプログラムメモリ、PCはプログ
ラムカウンタ、IRG1，IRG2は命令レジスタであ
る。
Claims (1)
- １ シーケンスコントローラ等の如く簡単な命令
セツトを有する処理装置における命令処理方式に
おいて、一連の命令を記憶するプログラムメモリ
と、該プログラムメモリから読出されたデータを
記憶する第１及び第２の命令レジスタとを設け、
少なくとも命令部を有する第１の命令フイールド
と少なくとも下位オペランド部を有する第２の命
令フイールドとの２種類の命令フイールドを使用
して各命令フイールドにコントロールフイールド
を付加し、且つ第１の命令フイールドの内容が同
一である命令が連続する場合は後の命令について
は第１の命令フイールドを省略するようにして一
連の命令を前記プログラムメモリに記憶させ、前
記コントロールフイールドの情報に基づいて前記
該プログラムメモリから読出された第１の命令フ
イールドの内容は前記第１の命令レジスタに第２
の命令フイールドは前記第２の命令レジスタにそ
れぞれ次の第１の命令フイールド又は第２の命令
フイールドが読出されるまで記憶させ、前記第２
の命令フイールドが前記第２の命令レジスタにセ
ツトされる毎に該セツト時の第１及び第２の命令
レジスタの内容で定まる命令を実行するようにし
たことを特徴とする命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410481A JPS585846A (ja) | 1981-07-03 | 1981-07-03 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410481A JPS585846A (ja) | 1981-07-03 | 1981-07-03 | 命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585846A JPS585846A (ja) | 1983-01-13 |
| JPS622332B2 true JPS622332B2 (ja) | 1987-01-19 |
Family
ID=14371805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10410481A Granted JPS585846A (ja) | 1981-07-03 | 1981-07-03 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281058A (ja) * | 1988-09-19 | 1990-03-22 | Mita Ind Co Ltd | 複写機 |
| JPH0281057A (ja) * | 1988-09-19 | 1990-03-22 | Mita Ind Co Ltd | 複写機 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279935A (ja) * | 1985-06-05 | 1986-12-10 | Fuji Electric Co Ltd | プログラム処理方式 |
| JP6034699B2 (ja) * | 2013-01-07 | 2016-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそのコマンド制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50143433A (ja) * | 1974-05-01 | 1975-11-18 | ||
| JPS5613574A (en) * | 1979-07-13 | 1981-02-09 | Omron Tateisi Electronics Co | Read controller of memory |
-
1981
- 1981-07-03 JP JP10410481A patent/JPS585846A/ja active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JPH0281058A (ja) * | 1988-09-19 | 1990-03-22 | Mita Ind Co Ltd | 複写機 |
| JPH0281057A (ja) * | 1988-09-19 | 1990-03-22 | Mita Ind Co Ltd | 複写機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS585846A (ja) | 1983-01-13 |
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