JPS585846A - 命令処理方式 - Google Patents
命令処理方式Info
- Publication number
- JPS585846A JPS585846A JP10410481A JP10410481A JPS585846A JP S585846 A JPS585846 A JP S585846A JP 10410481 A JP10410481 A JP 10410481A JP 10410481 A JP10410481 A JP 10410481A JP S585846 A JPS585846 A JP S585846A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- contents
- field
- bits
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、簡単な命令セットを有するシーケンスコント
ローラやディジタルコントローラ等の情報処理装置に好
適な命令処理方式に関するものである。
ローラやディジタルコントローラ等の情報処理装置に好
適な命令処理方式に関するものである。
一般に従来のこの種装置における命令処理方式は、例え
ば第１図に示すように実行すべき命令の種類を指定する
命令部ｏｐとその命令の操作対象と表る信号（オペラン
ド）のアドレスを指定するオペランド部ＯＰＤとから成
る命令フォーマットを用いて各命令を定義し、この定義
した命令を幾つか順序だててプログラムメモリに記憶さ
せておき、これを順次実行することによシ目的の処理を
実行している。この点について従来の一般的なシーケン
スコントローラを例に採り具体的に説明すると、例えば
第２図に示すように入力接点２１〜２３のいずれか１つ
が閉となり且つ入力接点２４〜２７の全てが閉となった
とき出力接点２８．２９を閉とするようなリレー回路の
りレージ−ケンスをジ−タンスコントローラで実現する
場合、従来は、例えば第６図に示すようなステップｔ１
〜１４からなるプログラムを必要とした。即ち、同図に
おいて町〜３１１は入力接点２１〜２７又は出力接点２
８ 、２９が接続されているアドレス、Ｒは指定された
信号を読取る旨の命令、Ａは指定された信号とのアンド
をとる旨の命令、０は指定された信号とのオアをとる旨
の命令、Ｗは結果を出力する旨の命令であシ、ステップ
ｔ１〜’ｊ４ニ＄’イて入力接点２１〜２３のオアをと
シ、ステップｔ４〜ｔ？においてそれと入力接点２４〜
２７とのアンドをとシ、その結果をステップｚｓ ｔ
ｚ＝において接点２８ 、２９に出力するものである。
ば第１図に示すように実行すべき命令の種類を指定する
命令部ｏｐとその命令の操作対象と表る信号（オペラン
ド）のアドレスを指定するオペランド部ＯＰＤとから成
る命令フォーマットを用いて各命令を定義し、この定義
した命令を幾つか順序だててプログラムメモリに記憶さ
せておき、これを順次実行することによシ目的の処理を
実行している。この点について従来の一般的なシーケン
スコントローラを例に採り具体的に説明すると、例えば
第２図に示すように入力接点２１〜２３のいずれか１つ
が閉となり且つ入力接点２４〜２７の全てが閉となった
とき出力接点２８．２９を閉とするようなリレー回路の
りレージ−ケンスをジ−タンスコントローラで実現する
場合、従来は、例えば第６図に示すようなステップｔ１
〜１４からなるプログラムを必要とした。即ち、同図に
おいて町〜３１１は入力接点２１〜２７又は出力接点２
８ 、２９が接続されているアドレス、Ｒは指定された
信号を読取る旨の命令、Ａは指定された信号とのアンド
をとる旨の命令、０は指定された信号とのオアをとる旨
の命令、Ｗは結果を出力する旨の命令であシ、ステップ
ｔ１〜’ｊ４ニ＄’イて入力接点２１〜２３のオアをと
シ、ステップｔ４〜ｔ？においてそれと入力接点２４〜
２７とのアンドをとシ、その結果をステップｚｓ ｔ
ｚ＝において接点２８ 、２９に出力するものである。
ところで、命令部ｏｐのビット数としては通常５ビット
程度必要とし、オペランド部ＯＰＤのビット数は入出力
点数によシ左右されるが少なくとも′７７ビツト上は必
要となるので、１命令に要するビット数は少なくとも１
２ビット程度必要となる。
程度必要とし、オペランド部ＯＰＤのビット数は入出力
点数によシ左右されるが少なくとも′７７ビツト上は必
要となるので、１命令に要するビット数は少なくとも１
２ビット程度必要となる。
そして、一般に汎用のプログラムメモリは１語８ビツト
又は１６ビツト構成となっており、８ビツトでは無理な
ので多少のビットの無駄を覚悟で従来は１６ビツトのプ
ログラムメモリを使用している。従って、第６図に示す
場合においては、１Ｘ９−１８ （バイト）の記憶容量
を必要とすることになる。
又は１６ビツト構成となっており、８ビツトでは無理な
ので多少のビットの無駄を覚悟で従来は１６ビツトのプ
ログラムメモリを使用している。従って、第６図に示す
場合においては、１Ｘ９−１８ （バイト）の記憶容量
を必要とすることになる。
一般に小規模なシーケンスコントローラやディジタルコ
ントローラで先ず要求されることは、それが低価格であ
るということであシ、システム全体のコストに占めるメ
モリのコストの割合はかなり大きなものとなるのでメモ
リ使用量はでき得る限シ少なくする必要がある。しかし
、実際は上述した如く第２図に示したような簡単なりレ
ージ−ケンスに対し第３図に示すように多くのメモリ容
量を必要としておシ、充分に低価格化を図ることができ
なかった。
ントローラで先ず要求されることは、それが低価格であ
るということであシ、システム全体のコストに占めるメ
モリのコストの割合はかなり大きなものとなるのでメモ
リ使用量はでき得る限シ少なくする必要がある。しかし
、実際は上述した如く第２図に示したような簡単なりレ
ージ−ケンスに対し第３図に示すように多くのメモリ容
量を必要としておシ、充分に低価格化を図ることができ
なかった。
本発明はこのような従来の欠点を改善したものであシ、
でき得る限り少ないメモリ容量で命令処理が行なえるよ
うにして、メモリ使用効率の向上を図シ、低価格化を容
易にすることを目的とする。
でき得る限り少ないメモリ容量で命令処理が行なえるよ
うにして、メモリ使用効率の向上を図シ、低価格化を容
易にすることを目的とする。
本発明は、上述のようなシーケンスコントローラ等にお
いては、第３図に示す如く同一命令は連続することが多
いこと、連続した命令の場合対象となる入出力アドレス
は近くのアドレスに取られること、及び小形システムに
おいてはメモリに１６ビツト長では冗長すぎ８ビツトが
適当であること等に着目して為されたものであシ、以下
実施例について詳細に説明する。
いては、第３図に示す如く同一命令は連続することが多
いこと、連続した命令の場合対象となる入出力アドレス
は近くのアドレスに取られること、及び小形システムに
おいてはメモリに１６ビツト長では冗長すぎ８ビツトが
適当であること等に着目して為されたものであシ、以下
実施例について詳細に説明する。
第４図（Ａ） ｔ （Ｊ）は本発明方式に使用する命令
フィールドの一実施例を表わす線図であシ、Ｃはコント
ロールフィールド、ＯＰは命令部、０ＦＤＨハオペラン
ドの上位ビットが格納される上位オペランド部、０ＰＩ
）Ｌはオペランドの下位ビットが格納される下位オペラ
ンド部である。
フィールドの一実施例を表わす線図であシ、Ｃはコント
ロールフィールド、ＯＰは命令部、０ＦＤＨハオペラン
ドの上位ビットが格納される上位オペランド部、０ＰＩ
）Ｌはオペランドの下位ビットが格納される下位オペラ
ンド部である。
本発明方式は２種類の命令フィールドを使用するもので
あり、その１つは第４図（Ａ）に示すように命令部ＯＰ
１ 上位オペランド部０ＦＤＨ、コントロールフィール
ドＣからなるＯＰ形命令フィールド（第１の命令フィー
ルド）であシ、他の１つは同図ＣＢ＞に示すように下位
オペランド部０ＰＤＬ 。
あり、その１つは第４図（Ａ）に示すように命令部ＯＰ
１ 上位オペランド部０ＦＤＨ、コントロールフィール
ドＣからなるＯＰ形命令フィールド（第１の命令フィー
ルド）であシ、他の１つは同図ＣＢ＞に示すように下位
オペランド部０ＰＤＬ 。
コントロールフィールドＣからなるＯＰＤ形命令フィー
ルド（第２の命令フィールド）′ｔ″ある。各命令フィ
ールドは８ビツト長であシ、コントロールフィールドＣ
として１ビツト、命令部ＯＰに５ビツト、上位オペラン
ド部０ＰＤＨに２ビツト、下位オペランド部０ＰＤＬに
７ビツトがそれぞれ劇画てられておｐ、ｏｐ形命令フィ
ールドのコントロールフィールドＣには″１＃が書込ま
れ１．ｏｐｎ形命全命令フィールドントロールフィール
ド（’にハ”０”が書込まれる。即ち、コントロールフ
ィールドＣの内容で尚該命令フィールドがＯＰ形である
のかｏｐｎ形であるのか゛が区別される。
ルド（第２の命令フィールド）′ｔ″ある。各命令フィ
ールドは８ビツト長であシ、コントロールフィールドＣ
として１ビツト、命令部ＯＰに５ビツト、上位オペラン
ド部０ＰＤＨに２ビツト、下位オペランド部０ＰＤＬに
７ビツトがそれぞれ劇画てられておｐ、ｏｐ形命令フィ
ールドのコントロールフィールドＣには″１＃が書込ま
れ１．ｏｐｎ形命全命令フィールドントロールフィール
ド（’にハ”０”が書込まれる。即ち、コントロールフ
ィールドＣの内容で尚該命令フィールドがＯＰ形である
のかｏｐｎ形であるのか゛が区別される。
以上のような命令フィールドを使用して作成した第２図
示リレーシーケンス実行プログラムの一例を第５図に示
す。なお、同図において、情ｉ〜惧１ｓは各命令の格納
されているアドレス、％１璽、舊１９％ａ。
示リレーシーケンス実行プログラムの一例を第５図に示
す。なお、同図において、情ｉ〜惧１ｓは各命令の格納
されているアドレス、％１璽、舊１９％ａ。
聾ｔｏａハ町−町嘗爲杓町Ｏの上位２ビツト１町い４ｎ
ｚハ町〜％１１の下位７ビツトを示し、Ｒ，０，Ａ、Ｗ
は第３図と同一命令を示す。またちと町９％４〜ｎ−１
及び町◎とＪｌの上位２ビツトは同一であるものとして
いる。
ｚハ町〜％１１の下位７ビツトを示し、Ｒ，０，Ａ、Ｗ
は第３図と同一命令を示す。またちと町９％４〜ｎ−１
及び町◎とＪｌの上位２ビツトは同一であるものとして
いる。
第５図から判るように、本実施例方式においては、ＯＰ
形命令フィールドの内容が同一である命令が連続する場
合にはその後の命令についてはｏｐ形命令フィールドを
省略してプログラムを作成し、これをプログラムメモリ
に記憶させる。即ち、第３図においてアドレスｔ３，４
〜ｋｔｋに格納されている命令についてはＯＰ形命令フ
ィールドに相当する部分が前の命令のそれと等しいので
、それらの命令については０ＰＩ）形命令フィールドに
相当する部分のみがそれぞれ第５図のアドレスｆｎＨ、
ｍ＠〜ｍ１６ 、 ｆｉｌｇに格納されている。このよ
うにＯＰＤ形命令フィールドに相当する部分を省略する
のでメモリ使用量が少なくなるものであシ、以下このよ
うなプログラムを処理する装置について説明する。
形命令フィールドの内容が同一である命令が連続する場
合にはその後の命令についてはｏｐ形命令フィールドを
省略してプログラムを作成し、これをプログラムメモリ
に記憶させる。即ち、第３図においてアドレスｔ３，４
〜ｋｔｋに格納されている命令についてはＯＰ形命令フ
ィールドに相当する部分が前の命令のそれと等しいので
、それらの命令については０ＰＩ）形命令フィールドに
相当する部分のみがそれぞれ第５図のアドレスｆｎＨ、
ｍ＠〜ｍ１６ 、 ｆｉｌｇに格納されている。このよ
うにＯＰＤ形命令フィールドに相当する部分を省略する
のでメモリ使用量が少なくなるものであシ、以下このよ
うなプログラムを処理する装置について説明する。
第６図は本発明方式を実施する装置の一例を表わす要部
ブロック図であり、ｐａｘはプログラムメモリ、ｐｃは
プログラムカウンタ、ＩＲＧ、 ｔ、 ＩＲＧ、は命令
レジスタ、ｙａｒｄノット回路、ＡＮＤ、 、 ＡＮＤ
、はアンド回路である。プログラムメモリＰＧＭの内容
はプログラムカウンタＰｃで指定されたアドレス順に読
出され、そのコントロールフィールドＣの内容がアンド
回路ＡＮＤ、及びノット回路ＮＯＴを介してアンド回路
ＡＮＩ）、に加えられ、その下位７ビツトの内容が命令
レジスタＩＲＱ、 、 ＩＲＧ、に加えられる。プログ
ラムメモリＰＧＭから読出された命令フィールドがＯＰ
形命令フィールドであるときは、コントロールフィール
ドＣの内容が１１１でアルので命令レジスタＩＲＧ１（
第１の命令レジスタ）にアンド回路ＭＤＩの出力でＯＰ
形命令フィールドの下位７ビツト即ち命令部ｏｐと上位
オペランド部０ＦＤＨの内容がセットされる。また、プ
ログラムメモリＰＧＭから読出された命令フィールドが
ＯＰＤ形であるときは、そのコントロールフィールドＣ
は″０”であるのでアンド回路ＡＮＩ）、の出力が“１
“となｇ、ｏｐｎ形命令フィールドの下位７ビツト即ち
下位オペランド０ＰＤＬの内容が命令レジスタＩＲＧ、
（第２の命令レジスタ）に格納される。命令実行指令
は、命令レジスタＩＲＧ、へのデータの取込みと同時に
アンド回路ＡＮＤｌの出力として発せられ、命令レジス
タＩＲＧ１ 、 ＩＲＱ、の内容を命令として命令の実
行が開始される。
ブロック図であり、ｐａｘはプログラムメモリ、ｐｃは
プログラムカウンタ、ＩＲＧ、 ｔ、 ＩＲＧ、は命令
レジスタ、ｙａｒｄノット回路、ＡＮＤ、 、 ＡＮＤ
、はアンド回路である。プログラムメモリＰＧＭの内容
はプログラムカウンタＰｃで指定されたアドレス順に読
出され、そのコントロールフィールドＣの内容がアンド
回路ＡＮＤ、及びノット回路ＮＯＴを介してアンド回路
ＡＮＩ）、に加えられ、その下位７ビツトの内容が命令
レジスタＩＲＱ、 、 ＩＲＧ、に加えられる。プログ
ラムメモリＰＧＭから読出された命令フィールドがＯＰ
形命令フィールドであるときは、コントロールフィール
ドＣの内容が１１１でアルので命令レジスタＩＲＧ１（
第１の命令レジスタ）にアンド回路ＭＤＩの出力でＯＰ
形命令フィールドの下位７ビツト即ち命令部ｏｐと上位
オペランド部０ＦＤＨの内容がセットされる。また、プ
ログラムメモリＰＧＭから読出された命令フィールドが
ＯＰＤ形であるときは、そのコントロールフィールドＣ
は″０”であるのでアンド回路ＡＮＩ）、の出力が“１
“となｇ、ｏｐｎ形命令フィールドの下位７ビツト即ち
下位オペランド０ＰＤＬの内容が命令レジスタＩＲＧ、
（第２の命令レジスタ）に格納される。命令実行指令
は、命令レジスタＩＲＧ、へのデータの取込みと同時に
アンド回路ＡＮＤｌの出力として発せられ、命令レジス
タＩＲＧ１ 、 ＩＲＱ、の内容を命令として命令の実
行が開始される。
第７図は第５図示プログラムを第６図示装置に実行させ
た場合におけるプログラム実行のタイムチャート・であ
シ、第５図と同一符号は同一内容を示し、１１〜Ｔ−は
プログラムの実行サイクルである。
た場合におけるプログラム実行のタイムチャート・であ
シ、第５図と同一符号は同一内容を示し、１１〜Ｔ−は
プログラムの実行サイクルである。
実行サイクルにおいては次のような動作が行なわれる。
Ｔ１； プログラムカウンタＰＣで指定されたアドレ
ス鶏１の内容＠０．町Ｈ”がプログラムメモリＰＧＭか
ら続出されて命令レジスタＩＲＱ、にセットされ、プロ
グラムカウンタＰｃが＋１カウントアツプされる。
ス鶏１の内容＠０．町Ｈ”がプログラムメモリＰＧＭか
ら続出されて命令レジスタＩＲＱ、にセットされ、プロ
グラムカウンタＰｃが＋１カウントアツプされる。
Ｔ雪； プログラムメモリＰＧＭのアドレス餌４の内
容°−１が、読出されて命令レジスタＩＲＱ、に取込ま
れ、プログ２ムカウンタＰＣが＋１カウントアツプされ
る。同時に命令実行指令が出される。
容°−１が、読出されて命令レジスタＩＲＱ、に取込ま
れ、プログ２ムカウンタＰＣが＋１カウントアツプされ
る。同時に命令実行指令が出される。
？’ｓ： ７’ｌで出された命令実行指令に従い、
命令レジスタＩＲＧＩ 、 ＩＲＧ、の内容１０．町”
が実行される。同時にアドレス愼ｓの内容が続出されて
命令レジスタＩＲＱ、に取込まれ、プログラムカウンタ
ｐｃが￥１される。そして、命令実行指令が出され、命
令レピスタＺＲＧ１ ＊ ＩＲＯｓの内容１０１％Ｓ“
が次のサイクルで実行される。
命令レジスタＩＲＧＩ 、 ＩＲＧ、の内容１０．町”
が実行される。同時にアドレス愼ｓの内容が続出されて
命令レジスタＩＲＱ、に取込まれ、プログラムカウンタ
ｐｃが￥１される。そして、命令実行指令が出され、命
令レピスタＺＲＧ１ ＊ ＩＲＯｓの内容１０１％Ｓ“
が次のサイクルで実行される。
以下同様にして、第５図示命令が実行される。
このように本実施例方式に依れば、連続して同一命令が
現われ、且つ上位オペランドが同一の場合はＯＰＤ形命
令フィールド紘省略できるようにしたので、必要とする
メモリ容量は減少する。例えば第５図示プログラムの場
合、１３バイトのメモリ容量で済み従来より５バイト節
約することが可能となる。なお、第４図の命令フィール
ドにおいて、命令部ＯＰを７ビツト、上位オペランド部
０ＰＤＨを０ビツトとしても同様に処理できる。このよ
うな構成は、ディジタルコントローラのヨウに命令数社
多いが入出力点数は少ない装置に特に有効である。
現われ、且つ上位オペランドが同一の場合はＯＰＤ形命
令フィールド紘省略できるようにしたので、必要とする
メモリ容量は減少する。例えば第５図示プログラムの場
合、１３バイトのメモリ容量で済み従来より５バイト節
約することが可能となる。なお、第４図の命令フィール
ドにおいて、命令部ＯＰを７ビツト、上位オペランド部
０ＰＤＨを０ビツトとしても同様に処理できる。このよ
うな構成は、ディジタルコントローラのヨウに命令数社
多いが入出力点数は少ない装置に特に有効である。
以上の説明から判るように、本発明に依れば、ほとんど
ハードウェアの増加なしに連続する命令においてはその
命令部を省略することができるから、少ないメモリ容量
でプログラムを組むことが可能となる。従って、プログ
ラムメモリの使用効率が向上し、装置の低価格化を容易
に行ない得るものとなる。また、本発明方式において、
メモリの使用ビット幅を８ビツトとすれば、１語中にお
ける不使用ビット数が１ｉｌ１１６ビツトのものに比べ
て減少し、更にメモリの使用効率が向上する。
ハードウェアの増加なしに連続する命令においてはその
命令部を省略することができるから、少ないメモリ容量
でプログラムを組むことが可能となる。従って、プログ
ラムメモリの使用効率が向上し、装置の低価格化を容易
に行ない得るものとなる。また、本発明方式において、
メモリの使用ビット幅を８ビツトとすれば、１語中にお
ける不使用ビット数が１ｉｌ１１６ビツトのものに比べ
て減少し、更にメモリの使用効率が向上する。
なお、本発明方式は、上述したシーケンスコントローラ
の他、マイクロコンピュータを応用したインタプリタ方
式の処理装置等にも同様に適用できる。
の他、マイクロコンピュータを応用したインタプリタ方
式の処理装置等にも同様に適用できる。
第１図は従来方式で用いられる命令フォーマットの説明
図、第２図線リレー回路の結線図、第３図は従来方式に
よるプログラム例を示す図、第４図は本発明方式で使用
する命令フィールドの一実施例を表わす線図、第５図は
本発明方式によるプログラム例を示す図、第６図は本発
明方式を実施する装置の一例を表わす要部ブロック図、
第７図はその動作説明用タイムチャートである。 Ｃはコントロールフィールド、ｏｐＢ命令部、０ＦＤＨ
は上位オペランド部、０ＰＤＬは下位オペランド部、Ｐ
Ｇｔｔｌプログラムメモリ、ＰＣはプログラムカウンタ
、ＩＲＧＩ、 ＩＲＧ、は命令レジスタである。 特許出願人 富士電機製造株式会社外１名代理人弁理士
玉蟲久五部外３名 第１図 第２因 第３ ロ 第４１８ 第５０
図、第２図線リレー回路の結線図、第３図は従来方式に
よるプログラム例を示す図、第４図は本発明方式で使用
する命令フィールドの一実施例を表わす線図、第５図は
本発明方式によるプログラム例を示す図、第６図は本発
明方式を実施する装置の一例を表わす要部ブロック図、
第７図はその動作説明用タイムチャートである。 Ｃはコントロールフィールド、ｏｐＢ命令部、０ＦＤＨ
は上位オペランド部、０ＰＤＬは下位オペランド部、Ｐ
Ｇｔｔｌプログラムメモリ、ＰＣはプログラムカウンタ
、ＩＲＧＩ、 ＩＲＧ、は命令レジスタである。 特許出願人 富士電機製造株式会社外１名代理人弁理士
玉蟲久五部外３名 第１図 第２因 第３ ロ 第４１８ 第５０
Claims (1)
- シーケンスコント四−ラ等の如く簡単な命令セットを有
する処理装置における命令処理方式において、一連の命
令を記憶するプログラムメモリと、誼プログラムメそり
から読出されたデータを記憶する第１及び第２の命令レ
ジスタとを設け、少なくとも命令部を有する第１の命令
フィールドと少なくとも下位オペランド部を有する第２
の命令フィールドとの２種類の命令フィールドを使用し
て且つ第１の命令フィールドの内容が同一である命令が
連続する場合は後の命令については第１の命令フィール
ドを省略するようにして一連の命令を前記プログラムメ
モリに記憶させ、該プログラムメモリから読出された第
１の命令フィールドの内容は前記第１の命令レジスタに
第２の命令フィールドは前記第２の命令レジスタにそれ
ぞれ次の第１の命令フィールド又は第２の命令フィール
ドが続出されるまで記憶させ、前記第２の命令フィール
ドが前記第２の命令レジスタにセットされる毎に該セッ
ト時の第１及び第２の命令レジスタの内容で定まる命令
を実行するようにし簀ことを特徴とする命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410481A JPS585846A (ja) | 1981-07-03 | 1981-07-03 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410481A JPS585846A (ja) | 1981-07-03 | 1981-07-03 | 命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585846A true JPS585846A (ja) | 1983-01-13 |
| JPS622332B2 JPS622332B2 (ja) | 1987-01-19 |
Family
ID=14371805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10410481A Granted JPS585846A (ja) | 1981-07-03 | 1981-07-03 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279935A (ja) * | 1985-06-05 | 1986-12-10 | Fuji Electric Co Ltd | プログラム処理方式 |
| JP2014132418A (ja) * | 2013-01-07 | 2014-07-17 | Renesas Electronics Corp | 半導体装置及びそのコマンド制御方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281057A (ja) * | 1988-09-19 | 1990-03-22 | Mita Ind Co Ltd | 複写機 |
| JPH0281058A (ja) * | 1988-09-19 | 1990-03-22 | Mita Ind Co Ltd | 複写機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50143433A (ja) * | 1974-05-01 | 1975-11-18 | ||
| JPS5613574A (en) * | 1979-07-13 | 1981-02-09 | Omron Tateisi Electronics Co | Read controller of memory |
-
1981
- 1981-07-03 JP JP10410481A patent/JPS585846A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50143433A (ja) * | 1974-05-01 | 1975-11-18 | ||
| JPS5613574A (en) * | 1979-07-13 | 1981-02-09 | Omron Tateisi Electronics Co | Read controller of memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279935A (ja) * | 1985-06-05 | 1986-12-10 | Fuji Electric Co Ltd | プログラム処理方式 |
| JP2014132418A (ja) * | 2013-01-07 | 2014-07-17 | Renesas Electronics Corp | 半導体装置及びそのコマンド制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622332B2 (ja) | 1987-01-19 |
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