JPS6238748B2 - - Google Patents
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- Publication number
- JPS6238748B2 JPS6238748B2 JP55183477A JP18347780A JPS6238748B2 JP S6238748 B2 JPS6238748 B2 JP S6238748B2 JP 55183477 A JP55183477 A JP 55183477A JP 18347780 A JP18347780 A JP 18347780A JP S6238748 B2 JPS6238748 B2 JP S6238748B2
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- Japan
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- Expired
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- 238000003672 processing method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は主記憶装置と入出力装置との間でデー
タ転送を制御する入出力サブシステムに係り、特
にチヤネルプログラムを中断させることなく不定
長データを連続処理できるデータ処理方式に関す
る。
タ転送を制御する入出力サブシステムに係り、特
にチヤネルプログラムを中断させることなく不定
長データを連続処理できるデータ処理方式に関す
る。
従来、入出力サブシステムに於いてデータ処理
を実行させる場合、データ長は入出力コマンドに
よつて指定しており、このデータ長と実際の入出
力装置上のデータ長が不一致の時は、チヤネルプ
ログラムを中断し、中央処理装置に割込みを行な
つていた。この為不定長データの連続処理が行な
えないという欠点があつた。又この割込みを抑止
するためにコマンド上に特定フラグを設ける手段
が提供され、この場合には、不定長データであつ
ても連続処理が可能になつた。しかし、実際に処
理されたデータ長が判定出来ないという欠点があ
つた。
を実行させる場合、データ長は入出力コマンドに
よつて指定しており、このデータ長と実際の入出
力装置上のデータ長が不一致の時は、チヤネルプ
ログラムを中断し、中央処理装置に割込みを行な
つていた。この為不定長データの連続処理が行な
えないという欠点があつた。又この割込みを抑止
するためにコマンド上に特定フラグを設ける手段
が提供され、この場合には、不定長データであつ
ても連続処理が可能になつた。しかし、実際に処
理されたデータ長が判定出来ないという欠点があ
つた。
本発明の目的は、コマンド上のデータ長と入出
力装置上のデータ長が不一致の場合にも連続処理
も実行せしめながら、コマンド上の特定フラグ又
は特定コマンドにより実際に処理されたデータ長
を報告させる事に依り高速で効率の良い不定長デ
ータ連続処理を行なう手段や提供することにあ
る。
力装置上のデータ長が不一致の場合にも連続処理
も実行せしめながら、コマンド上の特定フラグ又
は特定コマンドにより実際に処理されたデータ長
を報告させる事に依り高速で効率の良い不定長デ
ータ連続処理を行なう手段や提供することにあ
る。
本発明は、従来より知られている“誤長表示抑
止クラブ（SLI）”を使用して、コマンドで指定
したデータ長と実際のデータ長が不一致の場合に
於いてもコマンドチエインを続行させる様にする
と共に、誤コマンドの他のフラグビツトの指定も
しくは該コマンドにチエインされた特定コマンド
に依つて、該コマンドによつて処理された実際の
データ長を報告させる様にし、不定長データであ
つても入出力サブシステムで連続処理可能とし、
なおかつソフトウエアが、処理された不定長デー
タのデータ長を容易に判別出来る様にしたもので
ある。
止クラブ（SLI）”を使用して、コマンドで指定
したデータ長と実際のデータ長が不一致の場合に
於いてもコマンドチエインを続行させる様にする
と共に、誤コマンドの他のフラグビツトの指定も
しくは該コマンドにチエインされた特定コマンド
に依つて、該コマンドによつて処理された実際の
データ長を報告させる様にし、不定長データであ
つても入出力サブシステムで連続処理可能とし、
なおかつソフトウエアが、処理された不定長デー
タのデータ長を容易に判別出来る様にしたもので
ある。
第１図は、入出力コマンドの形式を示す一例で
あり、１はコマンドコード、即ち、入出力サブシ
ステムに於いて実行させようとする動作の種類を
指定する。２はデータアドレス部であり、このコ
マンドによつて処理されるデータの主記憶装置上
の先頭アドレスを示す。３はフラグ部であり、前
述の誤長表示抑止クラブの他、チエインコマンド
チエインデータ等の指定があり、又本発明の一実
施例である“処理データ長報告クラブ”もこの部
分に含まれる。４はデータ長指定部であり、この
コマンドによつて処理しても良いデータ長の最大
値を指定する。
あり、１はコマンドコード、即ち、入出力サブシ
ステムに於いて実行させようとする動作の種類を
指定する。２はデータアドレス部であり、このコ
マンドによつて処理されるデータの主記憶装置上
の先頭アドレスを示す。３はフラグ部であり、前
述の誤長表示抑止クラブの他、チエインコマンド
チエインデータ等の指定があり、又本発明の一実
施例である“処理データ長報告クラブ”もこの部
分に含まれる。４はデータ長指定部であり、この
コマンドによつて処理しても良いデータ長の最大
値を指定する。
第２図は本発明の一実施例を示すブロツク図で
あり、本発明に関連のある部分のみを示してい
る。第２図において１０は主記憶装置アクセス時
のデータアドレスを保持する為のアドレスレジス
タで初期値としてはコマンド上のデータアドレス
部がセツトされ、データ転送が行なわれる毎に更
新される。１１及び１２はコマンド終了時に処理
データ長を格納する為のデータアドレスを算出す
る回路であり、加算回路１１及びレジスタ１２よ
り成る。本例に於いては、コマンド上のデータア
ドレスとデータ長が加算され、所望のアドレスが
得られ、該コマンド実行終了時に、前記アドレス
レジスタ１０にセツトされる。
あり、本発明に関連のある部分のみを示してい
る。第２図において１０は主記憶装置アクセス時
のデータアドレスを保持する為のアドレスレジス
タで初期値としてはコマンド上のデータアドレス
部がセツトされ、データ転送が行なわれる毎に更
新される。１１及び１２はコマンド終了時に処理
データ長を格納する為のデータアドレスを算出す
る回路であり、加算回路１１及びレジスタ１２よ
り成る。本例に於いては、コマンド上のデータア
ドレスとデータ長が加算され、所望のアドレスが
得られ、該コマンド実行終了時に、前記アドレス
レジスタ１０にセツトされる。
尚、本例は、コマンド上のフラグによつて処理
データ長を格納する場合を示すが、特別なコマン
ドによつて実行させる場合には、アドレス算出回
路１１，１２は不要である。
データ長を格納する場合を示すが、特別なコマン
ドによつて実行させる場合には、アドレス算出回
路１１，１２は不要である。
１３は、転送データ長を制御するカウンタで、
主記憶装置との間でデータが転送される毎に減算
される。通常このカウンタの値がゼロになるとデ
ータ転送は停止される。初期値はコマンド上のデ
ータ長である。
主記憶装置との間でデータが転送される毎に減算
される。通常このカウンタの値がゼロになるとデ
ータ転送は停止される。初期値はコマンド上のデ
ータ長である。
１４は、処理データ長を計数するためのカウン
タで、コマンド実行時にゼロに初期化され、カウ
ンタ１３と同じタイミングで同じ量だけ加算され
る。１５はデータレジスタである。本例はＩ／Ｏ
リード動作を示すが、入出力装置からのデータが
本レジスタにセツトされ、主記憶装置に転送され
る。又、コマンド実行終了時には、カウンタ１４
の値がセツトされ、処理データ長が主記憶装置に
転送される様にする。
タで、コマンド実行時にゼロに初期化され、カウ
ンタ１３と同じタイミングで同じ量だけ加算され
る。１５はデータレジスタである。本例はＩ／Ｏ
リード動作を示すが、入出力装置からのデータが
本レジスタにセツトされ、主記憶装置に転送され
る。又、コマンド実行終了時には、カウンタ１４
の値がセツトされ、処理データ長が主記憶装置に
転送される様にする。
第３図はコマンド実行後の主記憶装置の状態を
示す。コマンド３０によつて主記憶装置２０上の
領域２０ａが指定され、コマンドの実行によつて
領域２０６に入出力装置から読み出されたデータ
が格納される。更に第２図１１によつて算出され
たアドレス、即ち、このコマンドによつて指定さ
れた領域の次の領域２１に、実際に処理されたデ
ータの長さ、即ち第２図のカウンタ１４の値が格
納される。もし、コマンドで指定するデータ長が
入出力装置上のデータ長より‘処理データ長’を
格納し得る領域分だけ必ず大きいという保証があ
れば、“処理データ長’は、コマンドで指定され
たデータ領域内に格納されても良い。又、‘処理
データ長’の代りに、残りデータ長、即ち、（コ
マンド上のデータ長）−（実際に処理されたデータ
長）を使用しても良い。
示す。コマンド３０によつて主記憶装置２０上の
領域２０ａが指定され、コマンドの実行によつて
領域２０６に入出力装置から読み出されたデータ
が格納される。更に第２図１１によつて算出され
たアドレス、即ち、このコマンドによつて指定さ
れた領域の次の領域２１に、実際に処理されたデ
ータの長さ、即ち第２図のカウンタ１４の値が格
納される。もし、コマンドで指定するデータ長が
入出力装置上のデータ長より‘処理データ長’を
格納し得る領域分だけ必ず大きいという保証があ
れば、“処理データ長’は、コマンドで指定され
たデータ領域内に格納されても良い。又、‘処理
データ長’の代りに、残りデータ長、即ち、（コ
マンド上のデータ長）−（実際に処理されたデータ
長）を使用しても良い。
本発明によれば、コマンドによつて実際に処理
されたデータ長を容易に得ることが出来るので、
不定長データに対しても、固定長データと同様な
連続処理を行うことが可能となり、入出力処理の
効率と融通性を高めることが出来る。
されたデータ長を容易に得ることが出来るので、
不定長データに対しても、固定長データと同様な
連続処理を行うことが可能となり、入出力処理の
効率と融通性を高めることが出来る。
第１図は入出力コマンドの形式を示す一例、第
２図は本発明の一実施例ブロツク図、第３図はコ
マンド実行後の主記憶装置の状態を示す図であ
る。 図で１０はアドレスレジスタ、１１は加算回
路、１２はレジスタ、１３〜１４はカウンタ、１
５はデータレジスタである。
２図は本発明の一実施例ブロツク図、第３図はコ
マンド実行後の主記憶装置の状態を示す図であ
る。 図で１０はアドレスレジスタ、１１は加算回
路、１２はレジスタ、１３〜１４はカウンタ、１
５はデータレジスタである。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置から発せられた入出力命令に呼
応して、順次入出力コマンドを実行して入出力装
置と主記憶装置との間でデータ転送を実行する様
に構成された入出力サブシステムに於いて該入出
力コマンド上の特定フラグの指定に依り該入出力
コマンドの実行終了時に入出力サブシステムが処
理したデータ長を主記憶装置に格納する事を特徴
とする不定長データ連続処理方式。 ２ 特定コマンドを、データ処理を実行する入出
力コマンドにチエインすることに依つて、該デー
タ処理コマンド実行時に上記入出力サブシステム
が処理したデータ長を前記主記憶装置へ通知させ
る事を特徴とする特許請求の範囲第１項記載の不
定長データ連続処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18347780A JPS57106938A (en) | 1980-12-24 | 1980-12-24 | Continuous processing system for undefined-length data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18347780A JPS57106938A (en) | 1980-12-24 | 1980-12-24 | Continuous processing system for undefined-length data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106938A JPS57106938A (en) | 1982-07-03 |
| JPS6238748B2 true JPS6238748B2 (ja) | 1987-08-19 |
Family
ID=16136479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18347780A Granted JPS57106938A (en) | 1980-12-24 | 1980-12-24 | Continuous processing system for undefined-length data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106938A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853849A (en) * | 1986-12-17 | 1989-08-01 | Intel Corporation | Multi-tasking register set mapping system which changes a register set pointer block bit during access instruction |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587221A (en) * | 1978-12-25 | 1980-07-01 | Hitachi Ltd | Channel unit |
-
1980
- 1980-12-24 JP JP18347780A patent/JPS57106938A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587221A (en) * | 1978-12-25 | 1980-07-01 | Hitachi Ltd | Channel unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106938A (en) | 1982-07-03 |
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