JPS6027417B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置における命令の実行法および装
置に関するものである。

一般にオペランドを指定するアドレシングには、種々あ
るが命令語のアドレス部ａに指標レジスタ１（ｉ）の加
算をする修飾化アドレス方式あるいは修飾化アドレス方
式の一種でプログラムやデータのリロケータビリティを
保っために、ベースレジスタの内容Ｂによって絶対番地
ａｅをａｅ＝Ｂ＋ａあるいはａｅ＝Ｂ＋ａ＋１（ｉ）と
して求める相対アドレス方式などが代表的な方法である
。

すなわち、命令の実行にはオペランドを指定するアドレ
スを求めるために、一般に演算を行なう操作が含まれて
いる。

ところが、プログラム内での命令の実行という観点から
命令が実行すべき諸操作を考えてみると、無駄な操作が
あることが分かる。この点を第１図の臭体的なプログラ
ムで説明する。第１図に示したプログラムは３つの命令
から構成されており、１番地から順に３番地まで実行さ
れるもので、１番地の命令はメモリからａ番地にあるデ
ータをアキュムレータＡｃｃに読みこむ命令であり、２
番地の命令はアキュムレータＡＣＣにレジスタＲＩの内
容を加算し、レジスタＲ２に結果を格納する命令であり
、３番地の命令はしジスタＲ２の内容をメモリのａ番地
に格納する命令である。

なお、メモリのａ番地という表現は相対番地であって、
データ処理装置ではこれを絶対番地ａｅにするためベー
スレジスタの内容Ｂとａとの加算を行うものとする。さ
て、このプログラムの各命令が行なう諸操作を、さらに
詳しく第２図に示した。

１番地の命令は、まず、■アキュムレータＡＣＣにベー
スレジスタの内容Ｂを読みこみ、次に■命令のアドレス
部ａをアキュムレータＡｃｃに加える。

■この結果はメモリアドレスレジスタＭＡＲに格納され
る。メモリから読みだされたデータは、メモリデータレ
ジスタＭＤＲでバッファされており、■のメモリデータ
レジスタＭＤＲの内容をアキュムレータＡｃｃに読みこ
むという４つの操作に分けられる。２番地の命令はアキ
ュムレー夕ＡｃｃにレジスタＲＩの内容を加える操作と
アキュムレータＡｃｃの内容をレジスタＲ２に格納する
操作とに分けられる。

３番地の命令は、■アキュムレータＡｃｃにベースレジ
スタの内容Ｂを読みこみ〜次に■命令のアドレス部ａを
ァキュムレータ比ｃに加える。

■この結果をメモリアドレスレジスタＭＡＲに格納する
とともに、■レジスタＲ２の内容をメモリデータレジス
タＭＤＲに格納し、メモリの指定番地に書きこむという
４つの操作に分けられる。このように１番地の命令と３
番地の命令は、操作■〜■が全く同じであり、プログラ
ムの持つ機能実現の為にはこれらの操作をくりかえすこ
とは意味がないばかりでなく、無駄な操作を行うために
、プログラムの実行に要する時間が多くかかるという問
題があった。また、第２図に示した各操作をマイクロプ
ログラムで表現し制御メモリにそのまま格納すると無駄
な命令が格納されることになり、制御メモリの有効利用
ができず経済的なデータ処理装置とはならないという問
題があった。

本発明の目的は、前述した従来技術の欠点をなくし、プ
ｏグラムの処理時間の速いデータ処理装置を提供すると
ともに、ファームウェア作成においては、制御メモリ量
の少ない経済的なデータ処理装置を提供することにある
。本発明では、メモリアドレスレジスタに補助レジスタ
を設けプログラム実行により自動的にメモリアドレスレ
ジスタの情報を補助レジスタに格納することによりメモ
リアドレスを保存する一方、他の命令により、保存され
たメモリアドレスをメモリアドレスレジスタに再格納す
ることによってメモリアドレスの再計算操作を省略し、
前述の欠点を解決することを特徴としている。

以下図面によって実施例を説明する。

第３図は本発明によるデータ処理装置のメモリアドレス
作成回路の一実施例を示したもので、メモリアドレスレ
ジスタの補助レジスタは４ケあるものとする。第３図に
おいて、１は機械語命令レジスタ、２は本発明によるメ
モリアドレス作成制御回路、３はメモリ、４はメモリア
ドレスレジスタ、５は本発明によるメモリアドレス補助
レジスタである。

機械語命令レジスタ１は操作指定部ＯＰとしジスタ指定
部Ｒおよびアドレス部Ｄとから構成されている。メモリ
アドレス作成制御回路２は、カウンタ２１とアンドゲー
ト群２２，２３、オアゲート群２４およびパルス発生回
路２５と遅延素子２６とから構成されており、本実施例
ではカウンタ２１は２ビットのカウンタであり、機械語
命令レジスタ１の操作指定部ＯＰのデコーダ６の出力Ｓ
２によって１つづつカウントアップされ、フルカウント
後は再び“０びの状態になるように構成されており、デ
コーダ出力ＲＳによっても“０びの状態にすることがで
きるよう構成されている。アンドゲート群２２，２３お
よびオアゲート群２４は、カウンタ２１の出力と機械語
命令レジスタ１のアドレス部Ｄの出力とをデコーダ出力
ＳＩ，Ｓ２によって切替える回路を構成しており、両ア
ンドゲート群２２，２３の出力はオアゲート群２４によ
って一本化される構成となっている。また、チップィネ
−ブル信号パルス発生回路２５にはデコーダ出力ＳＩと
遅延素子ＤＬ２６を通ったデコーダ出力Ｓ２とが入力さ
れ、出力はメモリアドレス補助レジスタのチップィネー
ブル入力素子ＣＥに出力されるように構成されている。

メモリアドレスレジスタ４とメモリアドレス補助レジス
タ５とは、アンドゲート群８，９によって結合されてお
り、デコーダ出力ＳＩ，Ｓ２によりメモリアドレスレジ
スタ４からメモリアドレス補助レジス夕５のデ−タ入力
ＤＩへ行くデータ路とメモリアドレス補助．レジスタ５
のデータアウトＤＯからメモリアドレスレジスタ４へ行
くデータ路との切替ができる構成となっている。なお、
メモリアドレスレジスタ４には、演算回路出力線１０の
入力ゲート群７があって、デコーダ出力Ｓ２によって制
御されており、メモリアドレスレジスタ４の内容はメモ
リ３に加えられており、所望のメモリ操作が行えるもの
とする。

第４図は、本実施例におけるメモリアドレス作成回路の
動作を説明するための具体的なプログラムの一例とその
ときのカゥン夕２１の内容を示したものである。命令は
１番地から８番地はでに格納されており、メモリからデ
ータを読みだす命令ＲＥＡＤａｉ、ＲＥＡＤＭＸＸおよ
びデータをメモｌｊｌこ格納する命令ＳＴＯＲＥａｉ、
ＳＴＯＲＥＭＸＸおよびアキュムレータからしジスタＲ
Ｉの内容を減算し、結果をレジスタＲ２に格納する命令
ＳＵＢ ＲＩ／Ｒ２とから構成されている。

ＲＥＡＤａｉおよびＳＴＯＲＥａｉは機械語命令レジス
タ１に格納されると、操作指定部ＯＰのデコーダ出力Ｓ
２が“１”となる命令であり、本発明による命令ＲＥＡ
ＤＭＸＸおよびＳＴＯＲＥＭＸＸはデコーダ出力ＳＩが
‘‘１”となる命令である。さて、第４図のプログラム
によって第３図のメモリアドレス作成回路の動作を説明
する。

まず、１番地の命令が機械語命令レジスタ１に格納され
るとデコーダ出力Ｓ２は“１”となり、デコーダ出力Ｓ
Ｉは“０”となる。

また、カウンタ２１は事前に命令によりリセットされ“
０びとなっているとする。カウンタ２１の出力１‘０び
はアンドゲート群２２とオアゲート群２４を通りメモリ
アドレス補助レジスタ５のアドレス指定入力Ａに印加さ
れる。また、メモリアドレス補助レジスタ５のチップィ
ネーブル入力ＣＥも遅延素子ＤＬ２６を通じ一定時間経
過後チップィネープル信号パルスが加えられる。

一方、命令のオペランドアドレスらは、機械語命令レジ
スタ１のレジスタ指定部Ｒとアドレス部Ｄの情報により
演算が行われ結果がアンドゲート群７を通じてメモリア
ドレスレジスタ４に格納される。またアンドゲート群８
が導適状態となるので、メモリアドレス補助レジスタ５
のデータィン入力ＤＩには、メモリアドレスレジスタの
内容が印加されている。このような状態で前述したチッ
プイネーブル信号がパルスがメモリアドレス補助レジス
タ５のチップィネーブル入力端子ＣＥに加れることによ
ってメモリアドレスレジスタ４の内容であるオペランド
アドレスもの演算結果がメモリアドレス補助レジスタ５
の“０び番地に格納される。ただし、チップィネーブル
信号パルスが加わるタイミングは、オペランドアドレス
の演算結果がメモリアドレスレジスタ４に格納された直
後となるよう遅延素子Ｄ１２６の遅延時間が選ばれてい
る。次に２番地の命令が機械語命令レジスタ１にセット
されるが、命令謙出し‘こメモリアドレスレジスタを使
用するので、前記データは破壊されてしまう。

さて、この命令では、操作指定部ＯＰのデコーダ出力Ｓ
１，Ｓ２はともに“０”であり、本発明によるアドレス
作成回路は作動しない。次に、３番地の命令が機械語命
令レジス夕１にセットされる。この命令は１番地に格納
されていた命令と同様、デコーダ出力ＳＩを“０”、デ
コーダ出力Ｓ２を“１”とする。従って、前述した動作
と同様の動作が行われる。この時カウンタ２１の内容は
“０びから“０ｒへカウソトアップされるから、メモリ
アドレス補助レジスタ５に格納されるオペランドアドレ
スａ，の演算結果は、メモリアドレス補助レジスタ５の
“０１”番地に格納される。さて、４番地の命令が機械
語命令レジスタ１に格納されると、デコーダ出力ＳＩが
“１”、デコーダ出力Ｓ２が‘‘０”となる。

したがって、アンドゲート群２３が導適状態となり、ァ
ンドゲート群２２は非導適状態となるので、メモＩＪア
ドレス補助レジスタ５のアドレス入力Ａには４番地の命
令のオペランド情報“００’’が印加される。また、デ
コーダ出力ＳＩにより、チップィネーブル信号のパルス
発生回路２５からチップィネーブル信号パルスが時間遅
れなくメモリアドレス補助レジスタ５のチップイネーブ
ル端子に加わるので、メモリアドレス補助レジスタ５の
“０び’番地に格納されているオペランドアドレスふの
演算結果が、データアウト出力ＤＯに出力される。この
時アンドゲート群９が導適状態になっているので、デー
タアウト出力ＤＯに出力されたオペランドアドレスもの
演算結果は、メモリアドレスレジスタ４に格納される。
すなわち、この場合には、オペランドアドレス〜の演算
は行われない。同様にして、５番地の命令、６番地の命
令が実行され、メモリアドレス補助レジスタ５の“１び
番地には、オペランドアドレスａ２の演算結果が格納さ
れ、“１１”番地にはオペランドアドレスａ３の演算結
果が格納される。

さて、７番地の命令を実行すると、カン夕２１にはフル
カウントされているので、“００”の状態にもどりオペ
ラソドアドレスａｏの演算結果が破壊され、メモリアド
レス補助レジスタ５の“０び番地にはオペランドアドレ
スａ４の演算結果が格納される。

次に、８番地の命令が実行されると、デコーダ出力ＳＩ
は“１”、デコーダ出力Ｓ２は“０”となり、４番地の
命令の場合と同様にメモリアドレス作成回路が作動し、
オペランドアドレスの演算を行わずに、メモリアドレス
補助レジスタ５の“１ｒ番地に格納されているオペラン
ドアドレスａ３の演算結果がメモリアドレスレジスタ４
に格納される。

以上はメモリアドレス補助レジス夕が４つある場合であ
ったが１つである場合には、単に命令の操作指定部ＯＰ
のデコーダ出力Ｓ１，Ｓ２を用いてアンドゲート群７，
８，９と遅延素子２６およびパルス発生回路２５とを用
いて簡単に制御することができる。

また、機械語命令の代りにマイクロ命令に適用する場合
には、マイクロ命令の特定フィールドをデコーダ６に入
力すればよいことも容易に類推できる。以上のような方
式と回路を採用したため、本発明によるデータ処理装置
は、オペランドアドレスの演算を行わずにオペランドァ
ドレスを作成することができるので、この演算に要する
時間だけ処理時間が短縮され処理速度の早いデータ処理
装置を提供できるという効果があるばかりでなく、マイ
クロ命令を用いたファームウェアに適用する場合には、
メモリアドレス作成のためにデータを重複してもつ必要
がなくなるので、制御メモリの〆モリ量を削減すること
ができ、経済的なデータ処理装置を提供することができ
るという効果がある。

【図面の簡単な説明】

第１図は従来技術のプログラム、第２図は第１図のプロ
グラムを詳細に表わした説明図、第３図は本発明による
メモリアドレス作成回路一実施例、第４図は本発明によ
るプログラムの一例である。 １・・・・・・機械語命令レジスタ、ＯＰ・・・・・・
操作指定部、Ｒ…・・・レジスタ指定部、Ｄ・・・・・
・アドレス部、２・・・・・・メモリアドレス作成制御
回路、２１・・・・・・カウンタ、２２，２３……アン
ドゲート群、２４…・・・オアゲート群、２５・・・・
・・パルス発生回路、２６・…・・遅延素子、３…・・
・メモリ、４…・・・メモリアドレスレジスタ、５・・
・・・・メモリアドレス補助レジスタ、６……デコーダ
、７，８，９……アンドゲート群、１０・・・・・・演
算回路出力。 第１図 第２図 図 の 滋

Claims (1)

【特許請求の範囲】
1. １ オペランドアドレスを演算により算出する手段を有
   するデータ処理装置において、機械語命令およびオペラ
   ンドをメモリから読み出す場合のアドレス指定情報を格
   納するメモリアドレスレジスタの他に前記メモリアドレ
   スレジスタの内容を、一時蓄積する補助レジスタを１つ
   あるいは複数設け、命令の指示により前記メモリアドレ
   スレジスタの内容を前記補助レジスタに格納する手段と
   、前記命令よりも後に実行される他の命令の指示により
   、前記補助レジスタの内容を前記メモリアドレスレジス
   タに格納する手段を有することを特徴とするデータ処理
   装置。