JPS59119449A - くり返し命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は，くり返し命令を実行する情報処理装置に関す
るもので，特にくり返し命令の処理装置に関するもので
ある。

〔従来技術の説明〕

従来のくり返し命令を実行する情報処理装置におけるく
り返し命令の処理に関して例を用いて説明する。第１図
は，く９返し命令１００の命令フォーマットの例であり
，命令は終了条件１０１。

命令コード１０２．デルタ１．０３から構成されている
。終了条件１０１ば、８ピッｌ−あり、各ビットが第１
表に示されるように、くり返えされる対象命令の演算結
果により、くり返しを終了する条件となっている。

たとえば、終了条件のビット０が′ｌ″のとき、演算の
実行結果がＯであれば、くり返しを終了する。

第１図におけるデルタ１０３は、対象命令のオペランド
アドレスに毎回加算される特定値である。

第２図は、メモＩＪ　Ｍ上のくり返し命令１００と。

その対象命令２００の位置的関係を示している。

くシ返される対象命令２００は、メモＩＪ　Ｍ上で。

くり返し命令１００の次に位置しなければならない。

第３図は、オペランド３０１〜３０４のメモリＭ上の配
置を示している。初回の対象命令のオペランド３０１は
、対象命令２００によって決定されたところに位置する
。第２回目のオペランド３０２は、初回のオペランドア
ドレスにデルタが加算されたところに位置する。第３回
目のオペランド３０３は、第２回目のオペランドアドレ
スにデルタが加算されたところに位置する。以下同様に
して、オペランド３０１〜３０４は１等間隔でメモＩＪ
　Ｍ上に配置されている。なお、第３図の対象命令２０
０において、２ｏ１がオペランドアドレス、２０２が命
令コードである。

第４図は従来のくり返し命令処理装置の例を示すブロッ
ク図である。第４図において、１はソフトウェアが命令
で指定できる演算用レジスタ、２はソフトウェアが命令
で指定できるインデックスレジスタ、３は選択回路、４
は加算器６に入力するデータを保持するレジスタ、５は
主記憶からのオ梨ランドを保持するレジスタである。６
は加算器、７は加算結果を保持するレジスタ、８はレジ
スタ７からのデータとオぜランドアドレス作成回路９か
らのオペランドアドレスとのうち一方を選択する選択回
路、９は毎回オペランドアドレスを作成するオペランド
アドレス作成回路、１０は加算器６により加算が行われ
た結果が、終了条件を満たすかどうか検出する検出回路
、１１は検出回路１０によって、終了条件が満たされた
ことが検出されると′１″にセットされるフラグ、１２
はフラグ１１が０″であると１次の回の命令の実行を起
動し、フラグ１１が１″であると１次の回の命令の実行
を抑止する制御回路である。

図 第５ぽは、第４図の装置の動作を説明するタイムチャー
トであり、Ａは第１回目の動作、Ｂは第対象命令を、レ
ジスタ１のデータと、オペランドとを加算して、レジス
タ１に書込む命令とする。

対象命令の実行が開始されると、第５図のようにＴｏで
レジスタ１のデ′−夕をレジスタ４に書込む。

また、レジスタ５には、メモリから読み出されたオペラ
ンドが書込まれる。Ｔ１では、レジスタ４とレジスタ５
の内容が加算器６に与えられ加算結果がレジスタ７に書
込まれる。Ｔ２ではレジスタ７の内容がレジスタ１へ書
込まれる。また＋Ｔ２では、検出回路１０により加算結
果が終了条件を満たすかどうかが調べられ、もし、終了
条件が満たされていると、フラグ１１を］″にセ、トシ
。

制御回路１２に通知する。制御回路１２は、フラグ１１
が°°１″になったことを知ると、くり返しを終了し、
対象命令の次の命令の処理に移る。もし。

終了条件が満たされていないと、フラグ］１は”ｏ”の
ままであり、制御回路１２は、対象命令の次の回の実行
に移る。すなわち、Ｔ４においてレジスタ１の内容をレ
ジスタ４に書き込み、またレジスタ５にオ啄うンドアド
レス＋デルタの位置から読み出されたオペランドを書込
む。以下同様に加算演算を、終了条件が満たされるまで
くり返えず。したがって、終了条件が満たされるかどう
かを判断してから１次の回のくり返しを開始するので、
命令の実行の間に隙間があり、性能が低下するという欠
点があった。

〔発明の詳細な説明〕

本発明の目的は、対象命令の実行の結果のデータを１次
の回の対象命令のデータとして使用するようにする選択
回路、終了条件が満たされたら。

対象命令の次のくシ返しによる演算結果のレジスタある
いはメモリ等の記憶手段１への書込みを抑止する抑止手
段を設けて、対象命令を隙間なく実行させ、さらに、対
象命令のオペランドアドレスを保持するオペランドアド
レスバッフアラ設ケ。

オペランドアドレスをすみやかにインデックスレジスタ
２に書込めるようにして、上記欠点を除去し、命令の実
行と実行の間に隙間をあけずに、性能をおとさずに、＜
シ返し命令及び対象命令を実行できるようにしたくシ返
し命令処理装置を提供することにある。

〔発明の構成〕

本発明によれば、＜シ返しを指定するくシ返し命令によ
って、くり返し実行される対象命令のオペランドアドレ
スを毎回ある特定値だけ加算して、前記対象命令をくり
返し実行させ、実行の結果が定められた終了条件を満た
すと、前記対象命令のくシ返しを停止させ、前記毎回加
算されたオペランドアドレスの最終結果をインデックス
レジスタに書込ませるような前記くり返し命令および対
象命令の処理装置において、前記対象命令の実行の結果
が前記終了条件を満たすかどうかを検出する検出手段と
、前記検出手段において前記終了条件が満たされたこと
が検出されると１次の回の対象命令の実行の結果の記憶
手段への書込みを抑止するだめの第１の抑止手段と、毎
回作成される前記対象命令のオペランドアドレスを保持
するオペランドアドレスバッファと、前記オペランドア
ドレスバッファの書込みアドレスレジスタ及び読出しア
ドレスレジスタと、前記対象命令の実行の結果のデータ
を２次の回の対象命令のデータとして使用するようにす
る選択回路と、前記検出手段において前記終了条件が満
たされたことが検出されると、前記読出しアドレスレジ
スタへの書込みを抑止する第２の抑止手段とを備えたく
り返し命令処理装置が得られる。

〔この発明の詳細な説明〕

次に本発明について図面を参照して詳細に説明する。

第６図を参照すると１本発明の一実施例に係るくり返し
命令処理装置は、ソフトウェアが命令で指定できる演算
用レジスタ１と、ソフトウェアが命令で指定できるイン
デックスレジスタ２と２選択回路３と、対象命令の実行
の結果のデータを次の回の対象命令のデータとして使用
するようにする選択回路１３と、レジスタ４と、　ｌ／
ジスタ５と。

加算器６と、レジスタ７と１選択回路８と、加算器６に
より加算が行われた結果が、終了条件を満たすかどうか
検出する検出回路１０と、検出回路１０によって、終了
条件が満たされたことが検出されると、　”１”にセッ
トされる例えばフリップフロップからなるフラグ１１と
、制御回路３ｏと。

くり返される対象命令のオペランドアドレスをだくわえ
る４ワードのオペランドアドレスバッファ１８と、この
バッファ１８の書込みアドレスレジスタ１４と、このレ
ジスタ１４の出力を保持するレジスタ１５と、レジスタ
１５の出力を保持するレジスタ１６と、レジスタ１６の
出力が、レジスタ１への書込みと同時に書込まれるバッ
ファ１８の読出しアドレスレジスタ１７と、書込ミアト
Ｌ／スレ・ソスタ１４の内容に１を加算し、書込みアド
レスレジスタ１４に戻す加算器１９とから構成される。

第７図は、第６図の制御回路３ｏの内容の一部を示した
もので、ＡＮＤ回路２１，２３，２４゜２５　．２６　
．２７　．２８　．２９と　、フリップ・フロップ２０
と、インバータ２２とから構成されている。ＡＮＤ回路
２４．２５．２６．２７．２８の出力は、それぞれ、レ
ジスタ４書込み信号３１．レジスタ５書込み信号３２．
レジスタ１４書込み信号３３．レジスタ１５書込み信号
３４．バンファ１８書込み信号３５である。まだ、ノリ
ツノ・フロッグ２０　、　ＡＮＤ回路２１．２３の出力
は、それぞれ、レジスタ１６書込み信号３６．レジスタ
１書込み信号３７．レジスタ１７書込み信号３８である
。

第８図は、第６図、第７図の実施例の動作を説明するタ
イムチャートであり、Ａ、Ｂ、Ｃ，Ｄ。

Ｅはそれぞれ第１回目、第２回目、第３回目、第４回目
、第５回目の動作である。以下第６図、第７図、第８図
を用いて１本実施例の動作を説明する。くり返し命令、
およびくり返し命令によってくり返えされる対象命令は
、従来のくり返し命令処理装置で説明したものと同じで
ある。第７図のＴｏにおいて、レジスタ１の内容が１選
択回路３、］３を介して、レジスタ４に書込まれる。同
時にレジスタ５に、メモリからのオ投ランドが書込まれ
る。さらに、オペランドアドレスバッファ１８の書込み
アドレスレジスタ１４で指定されるところに、レジスタ
５に書込まれたオ波ランドの位置を示すオペランドアド
レスが書込捷れる。また、書込みアドレスレジスタ１４
には、加算器１９により、１が加算された値が書き込ま
れる。さらにレジスタ１５には、レジスタ１４の出力が
書込まれる。また、ノリツノ・フロップ２０が°１″に
セットされる。以上のレジスタへの書込みは、第７図に
示されているように命令起動信号３９によって作成され
ている。ＴＩでは、レジスタ４とレジスタ５の内容が加
算器６によって加算されレジスタ７に書込まれる。同時
に、加算器６の出力は。

選択回路１３を介してレジスタ４に書込まれる。

また、２回目の命令に対するオにランドがレジスタ５に
書込捷れる。さらに、２回目の命令に対するオペランド
アドレスがバッファ１８に書き込まれ、書込みアドレス
レジスタ１４には、■が加算された値が書込丑れ、レジ
スタ１５には、書込みアドレスレジスタ１４の内容が書
込まれる。Ｔ。

によりノリツノ０　フロップ２０が°′１″にセットさ
れたので、第７図に示すようにレジスタ１６書込み信号
３６が出され、レジスタ１５の内容がレジスタ１６に書
込捷れる。Ｔ２では＋Ｔ１　とまっだく同じ動作が行わ
れる。また＋Ｔ２では、第７図に示されている演算終了
信号４０が出され、レノスタフの内容が、レジスタ１に
書かれ、レジスタ１６の内容が読出しアドレスレジスタ
１７に書かれる。Ｔ２では終了条件が満たされるかどう
かを検出し、終了条件が満たされなければ、フラグ］］
はセットされず、終了条件が満たされると、フラグ１１
をセットする。第８図の例においては。

Ｔ２では、終了条件が満たされず、くシ返しはさらに続
行する。したがってＴ３は＋Ｔ２　と同じ動作がなされ
る。同様に、Ｔ４もＴ２と同じ動作がなされる。第８図
の例では、Ｔ４において、検出回路１０は、第３回目の
くシ返しにおいて終了条件が満たされたことを検出し、
フラグ１１をセットする。Ｔ５においては、フラグ１１
がセットされているので、第７図に示されているレジス
タ４書込み信号３１．レジスタ５書込み信号３２．レジ
スタ１４書込み信号３３．レジスタ１５書込み信号３４
．バッファ１８書込み信号３５．レジスタ１書込み信号
３７．レジスタ１７書込み信号３８は、出されず、対応
するレジスタへの書込みは抑止され、フリップ・フロッ
プ２ｏのセットも行われない。

よって、第４回目のくシ返しの加算の結果は。

レジスタ１に書込まれない。また、第４回目のオペラン
ドに対応するオペランドアドレスは、読出しアドレスレ
ジスタ１７に書込まれない。したがって、レジスタ１に
は、第３回目の実行の結果が保持されておシ、読出しア
ドレスレ・ゾスタ１７には、第３回目のオペランドアド
レスが入っている位置を示すバッファ１８のアドレスが
入っている。

さらに、フラグ１１がセットされると、制御回路３０は
、バッファ１８の、レジスタ１７で指定されている内容
を読み出し選択回路８を介してインデックスレジスタ２
へ書込む。すなわち、第３回目のオペランドアドレスが
インデックスレ・ソスタ２へ書込まれる。このように、
対象命令を毎回。

すきまをあけずに実行でき、インデックスレジスタへ書
込みもすみやかに行うことができる。

以下余日 〔発明の詳細な説明〕 本発明は以上に説明したように、対象命令の実行の結果
データを２次の回の対象命令のデータとして使用するよ
うにする選択回路１３と、終了条件が検出されると次の
回の対象命令の実行結果の記憶手段Ｊへの書込みを抑止
するだめの第１の抑止手段２１と、オペランドアドレス
バッファ１８と、終了条件が検出されると、前記オペラ
ンドアドレスバッファ１８の読出しアドレスレジスタ１
７への書込みを抑止する第２の抑止手段２３とを設ける
ことによシ、くり返し命令および対象命令を連続して、
隙間なく実行し、性能を向上できるという効果がある。

【図面の簡単な説明】

第１図はくり返し命令のフォーマットを示す図。 第２図はメモリ上のくシ返し命令及び対象命令の位置を
示した図、第３図はメモリ上のオペランドの位置を説明
するだめの図、第４図は従来のく９返し命令処理装置を
示すブロック図、第５図は第４図の装置の動作を示すタ
イムチャート、第６図、は本発明の一実施例を示すブロ
ック図、第７図は第６図の制御回路３０の一部を詳細に
示した回路図、第８図は第６図の実施例の動作を示すタ
イムチャートである。 １・・・ソフトウェアが指定できる演算用レジスタ。 ２・・ソフトウェアが指定できるインデックスレジスタ
、３・・・選択回路、４・・・レジスタ、５・・・オペ
ランド用レジスタ、６・・・加算器、７・・・レジスタ
。 ８　・選択回路、９・・・オ被ランドアドレス作成回路
。 １０・・・終了条件検出回路、１１・・・フラグ、１２
・・・制御回路、］３・・選択回路、１４・・・書込み
アドレスレジスタ、１５・・・レジスタ、１６・・・レ
ジスタ。 １７・・・読出しアドレスレジスタ、１８・・・オペラ
ンドアドレスバッファ、１９・・・加算器、２ｏ・・・
７１Ｊツブ・′フロッゾ、２１・・・ＡＮＤ回路、２２
・・・インバータ、２３，２４，２５，２６，２７，２
８．２９・・・ＡＮＤ回路、３０・・・制御回路。 第１［２］ 第２図 第３図 ｔｏｔ　　　　ｔｏｚ　　　　ｔｏｊ 第４図 第５閃 第７図　　　　　　　　、。 、ノ Ｉ

Claims (1)

1. 【特許請求の範囲】 １　くり返しを指定するくり返し命令によって。 くり返し実行される対象命令のオペランドアドレスを毎
   回ある特定値だけ加算して、前記対象命令をくシ返し実
   行させ、実行の結果が定められた終了条件を満たすと、
   前記対象命令のくり返しを停止させ、前記毎回加算され
   たオペランドアドレス（ の最終結果をレジスタに書込ませるような前記くシ返し
   命令および対象命令の処理装置において。 前記対象命令の実行の結果が前記終了条件を満だすかど
   うかを検出する検出手段と、前記検出手段において前記
   終了条件が満たされたことが検出されると２次の回の対
   象命令の実行の結果の記憶手段への書込みを抑止するだ
   めの第１の抑止手段と。 毎回作成される前記対象命令のオペランドアドレスを保
   持するオペランドアドレスバッファと、前記オペランド
   アドレスバッファの書込みアドレスレジスタ及び読出し
   アドレスレジスタと、前記対象命令の実行の結果のデー
   タを２次の回の対象命令のデータとして使用するように
   する選択回路と。 前記検出手段において前記終了条件が満たされたことが
   検出されると、前記読出しアドレスレジスタへの書込み
   を抑止する第２の抑止手段とを備えたくり返し命令処理
   装置。