JPS63170752A - トレ−ス回路 - Google Patents
トレ−ス回路Info
- Publication number
- JPS63170752A JPS63170752A JP62002771A JP277187A JPS63170752A JP S63170752 A JPS63170752 A JP S63170752A JP 62002771 A JP62002771 A JP 62002771A JP 277187 A JP277187 A JP 277187A JP S63170752 A JPS63170752 A JP S63170752A
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- JP
- Japan
- Prior art keywords
- circuit
- address
- trace
- information
- instruction
- Prior art date
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- Pending
Links
- 101001073409 Homo sapiens Retrotransposon-derived protein PEG10 Proteins 0.000 description 3
- 102100035844 Retrotransposon-derived protein PEG10 Human genes 0.000 description 3
- 108091084679 miR-3 stem-loop Proteins 0.000 description 3
- 108091033354 miR-3-1 stem-loop Proteins 0.000 description 3
- 108091058771 miR-3-2 stem-loop Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101150000864 FAR7 gene Proteins 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御方式の処理装置に於
けるマイクロプログラム実行アドレスや内部状態を示す
情報の軌跡をスタックして記録するトレース回路に関す
る。
けるマイクロプログラム実行アドレスや内部状態を示す
情報の軌跡をスタックして記録するトレース回路に関す
る。
従来、この種の処理装置のトレース回路は、エラーが発
生した時やマイクロプログラムアドレスと所定のアドレ
スとの比較が一致した時を契機に、マイクロプログラム
の実行を停止するとともにトレースも停止させ、その事
象以前の記録をたどって解析するものである。
生した時やマイクロプログラムアドレスと所定のアドレ
スとの比較が一致した時を契機に、マイクロプログラム
の実行を停止するとともにトレースも停止させ、その事
象以前の記録をたどって解析するものである。
上述した従来のトレース回路では、特に情報の書込み／
読出しが頻繁な制御情報がトレース情報として記憶され
ていないため、マイクロプログラムが制御情報格納メモ
リエリアに情報の書込み／読出しを行い、そのｔｉ！？
ｆ′ｇで判断したり、再度次の情報を同一箇所に書込
み／読出しそして判断する等を繰返し実行しエラースト
ップした時その時点の制御情報格納メモリを見ても誤判
断した情報がどういう値だったかわからないという欠点
があった。
読出しが頻繁な制御情報がトレース情報として記憶され
ていないため、マイクロプログラムが制御情報格納メモ
リエリアに情報の書込み／読出しを行い、そのｔｉ！？
ｆ′ｇで判断したり、再度次の情報を同一箇所に書込
み／読出しそして判断する等を繰返し実行しエラースト
ップした時その時点の制御情報格納メモリを見ても誤判
断した情報がどういう値だったかわからないという欠点
があった。
本発明のトレース回路は、マイクロプログラムｍす御方
式の処理装置に於けるマイクロプログラム実行アドレス
や内部状態を示す情報の軌跡をスタックして記録するト
レース回路に於いて、マイクロプログラムから特定の命
令により制御情報格納メモリへ書込みを行うその内容を
記憶する制御情報記憶回路とその特定の命令が格納され
ているア゛ドレスを記憶するアドレス記憶回路と、その
特定の命令が出たことを記憶する命令記憶回路と、その
命令記憶回路によりトレースメモリアドレスを制御する
トレースメモリアドレス制御回路と制御情報記憶回路と
アドレス記憶回路の記憶情報を一つのトレース情報とし
て記憶するトレースメモリ回路とを有している。
式の処理装置に於けるマイクロプログラム実行アドレス
や内部状態を示す情報の軌跡をスタックして記録するト
レース回路に於いて、マイクロプログラムから特定の命
令により制御情報格納メモリへ書込みを行うその内容を
記憶する制御情報記憶回路とその特定の命令が格納され
ているア゛ドレスを記憶するアドレス記憶回路と、その
特定の命令が出たことを記憶する命令記憶回路と、その
命令記憶回路によりトレースメモリアドレスを制御する
トレースメモリアドレス制御回路と制御情報記憶回路と
アドレス記憶回路の記憶情報を一つのトレース情報とし
て記憶するトレースメモリ回路とを有している。
次に本発明について図面を参照して説明する第１図は本
発明の一実施例のブロック図である。
発明の一実施例のブロック図である。
１は、マイクロプログラム命令群を格納しているコント
ロールストレージ回路（以降Ｃ８とする）、２は、その
マイクロプログラム命令のシーケンスを決めるアドレス
レジスタ回路（以降ＭＡＲとする）、３は、そのＭＡＲ
で指定された位置のマイクロプログラム命令を格納する
マイクロプログラム命令レジスタ（以降ＭＩＲとする）
、４はそのＭＩＲのオペレーションコードを判断する命
令デコード回路、５はその命令デコード回路で判別され
た制御情報格納メモリ書込み命令（以降ＦＰＳライト命
令とする）、６は、そのＦＰＳライト命令で制御情報デ
ータ回路１４の内容が書込まれる制御情報格納メモリ回
路、７は、前記ＦＰＳライト命令と共に前記ＭＩＲから
送出された制御情報格納メモリのどの位置に情報を入れ
るか判別せしめるＦＰＳアドレスレジスタ（以降ＦＡＲ
とする）、８はその制御情報格納メモリへ書込まれる情
報を記憶する制御情報記憶回路、９は前記メモリから読
出された情報をマイクロプログラムで判断させるため格
納する汎用レジスタ回路、１０は前記ＦＰＳライト命令
が出された時のＭＡＲの内容を記憶するアドレス記憶回
路、１１は前記ＦＰＳライト命令が出たことにより記憶
する命令記憶回路、１２は前記命令記憶回路のｔ旨示に
よりトレースメモリのアドレスを制御するトレースメモ
リアドレス制御回路（以降ＴＡＣとする）、１３は前記
アドレス記憶回路の情報と前記制御情報記憶回路の情報
を一つのトレース情報として、前記ＴＡＣの書込み位置
指定に合わせて書込まれるトレースメモリ回路、１４は
制御情報格納メモリに書込む外部装置へ１から出される
制御データあるいはマイクロプログラム側御のデータを
格納している制御情報データ回路とし、ＭＡＲ２で指定
されるアドレスのマイクロプログラムコードをＣ３Ｉか
ら取出しその情報をＭＩＲ３に入力し記憶する。そして
マイクロプログラムコードの内オペレーションコード部
を命令デコード回路４で判断しその内容に沿って実行す
る、その内ＦＰＳライト命令がＭＩＲ３に格納されると
命令をデコードしてＦＰＳライト命令５で認識すると、
まず本命令が来た事を命令記憶回路１１に記憶させ、同
時に本命令がＣ８Ｉから取出されたＭＡＲ２の内容をア
ドレス記憶回路１０で記憶し、同時にＭＩＲ３から出力
されているＦＡＲ７のアドレスで示される制御情報格納
メモリ６に制御情報データ回路１４の情報を書込みと同
時に前記情報の格納を制御情報回路８に行うこれにより
ＦＰＳライト命令で書込まれた制御情報格納メモリの情
報とマイクロプログラムのアドレスの情報とでトレース
情報を用意する。一方制御情報格納メモリからの情報を
汎用レジスタ回路９に格納することによりマイクロプロ
グラムがその後演算に使用したり条件判断に使用したり
してマイクロプログラムの流れ（マイクロプログラムの
アドレス）が変って処理されるのでトレース情報として
前記命令記憶回路１１が記憶されるとＴＡＣ１２のアド
レスを＋１してトレースメモリ回路１３への書込み位置
（メモリア′ドレス）を指定して前記トレース情報を書
込む、これら一連の動作によりマイクロプログラムのア
ドレスの軌跡に合わせて制御情報格納メモリ内へ格納す
る情報をトレースすることが出来る。
ロールストレージ回路（以降Ｃ８とする）、２は、その
マイクロプログラム命令のシーケンスを決めるアドレス
レジスタ回路（以降ＭＡＲとする）、３は、そのＭＡＲ
で指定された位置のマイクロプログラム命令を格納する
マイクロプログラム命令レジスタ（以降ＭＩＲとする）
、４はそのＭＩＲのオペレーションコードを判断する命
令デコード回路、５はその命令デコード回路で判別され
た制御情報格納メモリ書込み命令（以降ＦＰＳライト命
令とする）、６は、そのＦＰＳライト命令で制御情報デ
ータ回路１４の内容が書込まれる制御情報格納メモリ回
路、７は、前記ＦＰＳライト命令と共に前記ＭＩＲから
送出された制御情報格納メモリのどの位置に情報を入れ
るか判別せしめるＦＰＳアドレスレジスタ（以降ＦＡＲ
とする）、８はその制御情報格納メモリへ書込まれる情
報を記憶する制御情報記憶回路、９は前記メモリから読
出された情報をマイクロプログラムで判断させるため格
納する汎用レジスタ回路、１０は前記ＦＰＳライト命令
が出された時のＭＡＲの内容を記憶するアドレス記憶回
路、１１は前記ＦＰＳライト命令が出たことにより記憶
する命令記憶回路、１２は前記命令記憶回路のｔ旨示に
よりトレースメモリのアドレスを制御するトレースメモ
リアドレス制御回路（以降ＴＡＣとする）、１３は前記
アドレス記憶回路の情報と前記制御情報記憶回路の情報
を一つのトレース情報として、前記ＴＡＣの書込み位置
指定に合わせて書込まれるトレースメモリ回路、１４は
制御情報格納メモリに書込む外部装置へ１から出される
制御データあるいはマイクロプログラム側御のデータを
格納している制御情報データ回路とし、ＭＡＲ２で指定
されるアドレスのマイクロプログラムコードをＣ３Ｉか
ら取出しその情報をＭＩＲ３に入力し記憶する。そして
マイクロプログラムコードの内オペレーションコード部
を命令デコード回路４で判断しその内容に沿って実行す
る、その内ＦＰＳライト命令がＭＩＲ３に格納されると
命令をデコードしてＦＰＳライト命令５で認識すると、
まず本命令が来た事を命令記憶回路１１に記憶させ、同
時に本命令がＣ８Ｉから取出されたＭＡＲ２の内容をア
ドレス記憶回路１０で記憶し、同時にＭＩＲ３から出力
されているＦＡＲ７のアドレスで示される制御情報格納
メモリ６に制御情報データ回路１４の情報を書込みと同
時に前記情報の格納を制御情報回路８に行うこれにより
ＦＰＳライト命令で書込まれた制御情報格納メモリの情
報とマイクロプログラムのアドレスの情報とでトレース
情報を用意する。一方制御情報格納メモリからの情報を
汎用レジスタ回路９に格納することによりマイクロプロ
グラムがその後演算に使用したり条件判断に使用したり
してマイクロプログラムの流れ（マイクロプログラムの
アドレス）が変って処理されるのでトレース情報として
前記命令記憶回路１１が記憶されるとＴＡＣ１２のアド
レスを＋１してトレースメモリ回路１３への書込み位置
（メモリア′ドレス）を指定して前記トレース情報を書
込む、これら一連の動作によりマイクロプログラムのア
ドレスの軌跡に合わせて制御情報格納メモリ内へ格納す
る情報をトレースすることが出来る。
以上説明したように本発明は、ＦＰＳライト命令のアド
レスとその命令で書込まれる情報を一つのトレース情報
として格納することによりマイクロプログラムのデバッ
グが容易に行える効果がある。
レスとその命令で書込まれる情報を一つのトレース情報
として格納することによりマイクロプログラムのデバッ
グが容易に行える効果がある。
第１図は本発明の実施例を示す図である。
１・・・コントロールストレージ回路。
２・・・アドレスレジスタ回路。
３・・・マイクロプログラム命令レジスタ。
４・・・命令デコード回路。
５・・・制御情報格納メモリ書込み命令。
６・・・制御情報格納メモリ回路。
７・・・ＦＰＳアドレスレジスタ。
８・・・制御情報記憶回路。
９・・・汎用レジスタ回路。
ｌＯ・・・アドレス記憶回路。
１１・・・命令記憶回路。
１２・・・トレースメモリアドレス制御回路。
１３・・・トレースメモリ回路。
！４・・・転送情報データ回路。
Claims (1)
- マイクロプログラム制御方式の処理装置におけるマイク
ロプログラム実行アドレスや内部状態を示す情報の軌跡
をスタックして記録するトレース回路に於いて、マイク
ロプログラムから特定の命令により制御情報格納メモリ
へ書込みを行うその内容を記憶する制御情報記憶回路と
、その特定の命令が格納されているアドレスを記憶する
アドレス記憶回路と、その特定の命令が出たことを記憶
する命令記憶回路と、その命令記憶回路によりトレース
メモリアドレスを制御するトレースメモリアドレス制御
回路と、制御情報記憶回路とアドレス記憶回路の記憶情
報を一つのトレース情報として記憶するトレースメモリ
回路とを有し、前記特定命令が出された時その特定命令
が格納されていたアドレスとその時制御情報格納メモリ
へ書込まれる情報を一つのトレース情報として連続的な
格納を行うことを特徴とするトレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002771A JPS63170752A (ja) | 1987-01-09 | 1987-01-09 | トレ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002771A JPS63170752A (ja) | 1987-01-09 | 1987-01-09 | トレ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63170752A true JPS63170752A (ja) | 1988-07-14 |
Family
ID=11538599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002771A Pending JPS63170752A (ja) | 1987-01-09 | 1987-01-09 | トレ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63170752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008310508A (ja) * | 2007-06-13 | 2008-12-25 | Renesas Technology Corp | デバッグ装置 |
-
1987
- 1987-01-09 JP JP62002771A patent/JPS63170752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008310508A (ja) * | 2007-06-13 | 2008-12-25 | Renesas Technology Corp | デバッグ装置 |
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