JPH01201741A - トレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラム制御方式の処理装置にお
けるマイクロプログラム実行アドレスや内部状態を示す
情報の軌跡をスタックして記録するトレース回路に関す
る。

〔従来の技術〕

従来、この種の処理装置のトレース回路は、エラーが発
生した時や、マイクロプログラム実行アドレスと所定の
アドレスとの比較が一致した時を契機に、マイクロプロ
グラムの実行を停止するとともにトレースも停止させ、
その事象以前の記録をたどって解析、評価するものであ
る。

〔発明が解決しようとする問題点〕

上述した従来のトレース回路では、特に書込み／読出し
が頻繁な制御情報がトレース情報として記憶されていな
いため、マイクロプログラムが制御情報格納メモリエリ
アに情報の書込みを行い、その後必要な情報を読出し、
−その情報でマイクロプログラムが判断して次の処理を
決めたり、あるいは、その情報の判断後に再度次の情報
を同一アドレスに書込みそして読出して判断する等を繰
返し実行した場合には、エラーストップした時、その時
点の制御情報格納メモリを見ても、マイクロプログラム
が誤判断した情報がどういう値だったかわからない、あ
るいは、限られたトレースメモリエリアでは必要な情報
が格納されていないという欠点があった。

本発明の目的は、トレース開始命令を実行することによ
りトレース情報として特定命令が格納されていたマイク
ロプログラムと本命令により制御情報格納メモリに格納
される情報を、一つのトレース情報としてトレースメモ
リ回路に格納することにより、トレースメモリの容量を
増加することなくマイクロプログラムのデバッグを容易
にする情報収集が出来るトレース回路を提供することに
ある。

〔問題点を解決するための手段〕

本発明のトレース回路は、マイクロプログラム制御方式
の処理装置におけるマイクロプログラム実行アドレスや
内部状態を示す情報の軌跡をスタックして記録するトレ
ース回路において、マイクロプログラムから特定の命令
により制御情報格納メモリへ書込みを行いその内容を記
憶する制御情報記憶回路と、その特定の命令が格納され
ているアドレスを記憶するアドレス記憶回路と、その特
定の命令がデコードされたことを記憶する命令記憶回路
と、これらの記憶回路を有効／無効にすることが出来る
トレースオン命令回路と、前記命令記憶回路によりトレ
ースメモリアドレスを制御するトレースメモリアドレス
制御回路と、前記制御情報記憶回路の記憶情報及び前記
アドレス記憶回路の記憶情報を一つのトレース情報とし
て記憶するトレースメモリ回路とを有している。

〔実施例〕

次に、本発明について図面を参照して゛説明する。

第１図は本発明の一実施例のブロック図である。

１はマイクロプログラム命令群を格納しているコントロ
ールストレージ回路（以降Ｃ８と称す）、２はマイクロ
プログラム命令のシーケンスを決めるアドレスレジスタ
回路（以降ＭＡＲと称す）、３はＭＡＲ２で指定された
位置のマイクロプログラム命令コードを格納するマイク
ロプログラム命令レジスタ（以降ＭＩＲと称す）、４は
ＭＩＲ３のオペレーションコードを判断する命令デコー
ド回路、５は命令デコード回路４で判別された制御情報
格納メモリ書込み命令（以降ＦＰＳライト命令と称す）
、６はＦＰＳライト命令で制御情報データ回路１４の内
容が書込まれる制御情報格納メモリ（以降ＦＰＳと称ず
）、７はＦＰＳライト命令とともにＭＩＲ３から送出さ
れたＦＰＳ６のどの位置に情報を記憶するかを判別せし
めるＦＰＳアドレスレジスタ（以降ＦＡＲと称す）、８
はＦＰＳ６へ書込まれる情報をトレースオン命令が実行
されていれば記憶する制御情報記憶回路、９はＦＰＳ６
から読出された情報をマイクロプログラムで判断させる
ため格納する汎用レジスタ回路、１０はＦＰＳライト命
令がデコードされた時のＭＡＲ２の内容をトレースオン
命令が実行されていれば記憶するアドレス記憶回路、１
１はＦＰＳライト命令がデコードされたことをトレース
オン命令が実行されていれば記憶する命令記憶回路、１
２は命令記憶回路１１の指示によりトレースメモリのア
ドレスを制御するトレースメモリアドレス制御回路（以
降ＴＡＣと称す）、１３はアドレス記憶回路１０の情報
と制御情報記憶回路８の情報を一つのトレース情報とし
て、ＴＡＣ１２の書込み位置指定に合わせて書込まれる
トレースメモリ回路、１４はＦＰＳ６に書込む外部装置
へ又は外部装置から出させる制御データあるいはマイク
ロプログラム制御のデータを格納している制御情報デー
タ回路、１５はトレース実行の可能状態を指定するトレ
ースオン命令回路である。

以上の構成により、ＭＡＲ２で指定されるアドレスのマ
イクロプログラムコードをＣ３Ｉから取り出し、そのコ
ードをＭＩＲ３に入力して記憶する。そして、マイクロ
プログラムコードの内のオペレーションコード部を命令
デコード回路４で判断し、その内容に沿って実行する。

その繰返し実行中、その内トレースオン命令がＭＩＲ３
に格納されると、命令をデコードしてトレースオン命令
回路１５を設定しトレース可能状態にする。

それから、ＦＰＳライト命令がＭＩＲ３に格納されると
、オペレーションコードをデコードしてＦＰＳライト命
令５で認識すると、まず、本命令が来た事を命令記憶回
路１１に記憶させ、同時に本命令がＣ３Ｉから取り出さ
れたＭＡＲ２の内容をアドレス記憶回路１０で記憶し、
同時にＭＩＲ３から出力されているＦＡＲ７で示される
ＦＰＳ６のアドレスに制御情報データ回路１４の情報を
書込むと同時に、制御情報回路８に前記情報の格納を行
う。

これにより、ＦＰＳライト命令５で書込まれたＦＰＳ６
の情報と、マイクロプログラム命令群内のＦＰＳライト
命令が格納されていたアドレスの情報とでトレース情報
として用意出来る。そして、ＦＰＳライト命令が命令記
憶回路１１に記憶されると、’ｌ’Ａｃ１２のアドレス
を＋１してトレースメモリ回路１３への書込み位置くメ
モリアドレス）を指定して前記トレース情報を書込む。

これら、一連の動作によりマイクロプログラムのアドレ
スの軌跡に合わせてＦＰＳ６内へ格納する情報をトレー
スすることが出来る。

但し、トレースオフ命令がＭＩＲ３に格納され命令をデ
コードすると、トレースオン命令回路１５をリセットし
てトレース動作を休止出来るものとする。

一方、ＦＰＳ６からの情報を汎用レジスタ回路９に格納
することにより、マイクロプログラムがその後演算に使
用したり、条件判断に使用したりしてマイクロプログラ
ムの流れ（マイクロプログラムシーケンス）を変化させ
る処理に使用される。

〔発明の効果〕

以上説明したように本発明は、トレースオン命令が実行
されている時のＦＰＳライト命令が格納されているアド
レスとその命令でＦＰＳに書込まれる情報を一つのトレ
ース情報として格納することにより、トレースメモリ容
量の増加をせずに必要な情報を必要な時にトレースしマ
イクロプログラムのデバッグが容易に行なえる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・コントロールストレージ回路（Ｃ８）、２・・
・アドレスレジスタ回路（ＭＡＲ）、３・・・マイクロ
プログラノ＼命令レジスタ（ＭＩＲ＞、４・・・命令デ
コード回路、５・・・ＦＰＳライト命令、６・・・制御
情報格納メモリ（ＦＰＳ）、７・・・ＦＰＳアドレスレ
ジスタ（ＦＡＲ）、８・・・制御情報記憶回路、９・・
・汎用レジスタ回路、１０・・・アドレス記憶回路、１
１・・・命令記憶回路、１２・・・トレースメモリアド
レス制御回路（ＴＡＣ）、１３・・・トレースメモリ回
路、１４・・・制御情報データ回路、１５・・・トレー
スオン命令回路。

Claims (1)

【特許請求の範囲】
1. マイクロプログラム制御方式の処理装置におけるマイク
   ロプログラム実行アドレスや内部状態を示す情報の軌跡
   をスタックして記録するトレース回路において、マイク
   ロプログラムから特定の命令により制御情報格納メモリ
   へ書込みを行いその内容を記憶する制御情報記憶回路と
   、その特定の命令が格納されているアドレスを記憶する
   アドレス記憶回路と、その特定の命令がデコードされた
   ことを記憶する命令記憶回路と、これらの記憶回路を有
   効／無効にすることが出来るトレースオン命令回路と、
   前記命令記憶回路によりトレースメモリアドレスを制御
   するトレースメモリアドレス制御回路と、前記制御情報
   記憶回路の記憶情報及び前記アドレス記憶回路の記憶情
   報を一つのトレース情報として記憶するトレースメモリ
   回路とを有し、前記トレースオン命令が設定されていて
   前記特定命令がデコードされた時にその特定命令が格納
   されていたアドレスとそのデコード時に前記制御情報格
   納メモリへ書込まれる情報とを一つのトレース情報とし
   て連続的な格納を行うことを特徴とするトレース回路。