JPS59121678A - スタツクの書込み・読出し制御方式 - Google Patents
スタツクの書込み・読出し制御方式Info
- Publication number
- JPS59121678A JPS59121678A JP57234672A JP23467282A JPS59121678A JP S59121678 A JPS59121678 A JP S59121678A JP 57234672 A JP57234672 A JP 57234672A JP 23467282 A JP23467282 A JP 23467282A JP S59121678 A JPS59121678 A JP S59121678A
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- Japan
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はスタックを共同で後入れ・先出し処理するよう
なとき、書込みと読出しの整合が破壊することなく制御
できる方式に関する。
なとき、書込みと読出しの整合が破壊することなく制御
できる方式に関する。
（２）技術の背景
情報処理装置においては、プログラムの流れを制御する
ものとして、スタックという後入れ・先出し構造の資源
が存在する。これは既知のように多くはサブルーチンコ
ール時にそのサブルーチンから復帰した後実行を開始す
るアドレス（通常サブルーチンコールした命令の次の命
令のアドレス）をスタックに書込み、復帰時に読出して
使用するものである。
ものとして、スタックという後入れ・先出し構造の資源
が存在する。これは既知のように多くはサブルーチンコ
ール時にそのサブルーチンから復帰した後実行を開始す
るアドレス（通常サブルーチンコールした命令の次の命
令のアドレス）をスタックに書込み、復帰時に読出して
使用するものである。
後入れ・先出し構造であるから、サブルーチンの中で更
にサブルーチンをコールするといった入子構造（ネステ
ィング）も可能である。このとき書込み（ブツシュ）の
順と読出しくポツプ）の順に整合が取れていなければな
らない。即ち、成る時点でブツシュした内容をポツプす
る時には、そのブツシュ後にブツシュされたすべてのデ
ータがポツプされていなければならないことである。
にサブルーチンをコールするといった入子構造（ネステ
ィング）も可能である。このとき書込み（ブツシュ）の
順と読出しくポツプ）の順に整合が取れていなければな
らない。即ち、成る時点でブツシュした内容をポツプす
る時には、そのブツシュ後にブツシュされたすべてのデ
ータがポツプされていなければならないことである。
一方、情報処理装置には、複数の走行レヘルを有するも
のが存在し、通常それらは一定の優先順位付けされてい
る。各レヘル毎に独立して、必要な資源、たとえばプロ
グラム・カウンタ、プログラム制御レジスタ、ワーク・
レジスタが存在し、相互の干渉が起こらないような構造
をとっている。
のが存在し、通常それらは一定の優先順位付けされてい
る。各レヘル毎に独立して、必要な資源、たとえばプロ
グラム・カウンタ、プログラム制御レジスタ、ワーク・
レジスタが存在し、相互の干渉が起こらないような構造
をとっている。
（３）従来技術と問題点
第１図は従来のスタック制御方式を説明する図であって
、（１）はスタック・ポインタ、（２）はメモリでスタ
ック・ポインタ（１）によりアドレスされる。（３）は
スタックポインタ（１）の子回路歩進回路）である。こ
の装置において、ブツシュする時ブツシュするデータを
メモリ （２）に与え、スタック・ポインタ（１）でア
ドレスされる部分ヘプンシュし、その直後に歩進回路（
３）によりスタック・ポインタ（１）の内容を更新（±
１はどちらでも良い）する。ポツプする時はその直前に
歩進回路（３）によりスタック・ポインタ（１）の内容
を復帰（ジンシュ時と逆の操作）させ、それによりアド
レスされるメモリ （２）の内容を読み出す。このよう
にして、後入れ・先出し構造のスタックが構成されてい
る。若し、複数の走行レベルを有する情報処理装置にお
いては、各レベルで独立にスタック操作が行われるが、
スタックが共同で使用されることにより、ブツシュとポ
ンプの整合が破壊されかねない。
、（１）はスタック・ポインタ、（２）はメモリでスタ
ック・ポインタ（１）によりアドレスされる。（３）は
スタックポインタ（１）の子回路歩進回路）である。こ
の装置において、ブツシュする時ブツシュするデータを
メモリ （２）に与え、スタック・ポインタ（１）でア
ドレスされる部分ヘプンシュし、その直後に歩進回路（
３）によりスタック・ポインタ（１）の内容を更新（±
１はどちらでも良い）する。ポツプする時はその直前に
歩進回路（３）によりスタック・ポインタ（１）の内容
を復帰（ジンシュ時と逆の操作）させ、それによりアド
レスされるメモリ （２）の内容を読み出す。このよう
にして、後入れ・先出し構造のスタックが構成されてい
る。若し、複数の走行レベルを有する情報処理装置にお
いては、各レベルで独立にスタック操作が行われるが、
スタックが共同で使用されることにより、ブツシュとポ
ンプの整合が破壊されかねない。
そこでレベル毎に独立に整合性を保つために、各レベル
に独立にスタックを持つ事が考えられるが、この場合全
く同じ構成のものがレベルの数だけ必要゛であり、ハー
ドウェア量が増加する。
に独立にスタックを持つ事が考えられるが、この場合全
く同じ構成のものがレベルの数だけ必要゛であり、ハー
ドウェア量が増加する。
（４）発明の目的
本発明の目的は前述の欠点を改善するため、スタックを
共同で後入れ・先出し処理するとき、書込みと読出しの
整合が破壊することを簡易な構成で制御出来る方式を提
供することにある。
共同で後入れ・先出し処理するとき、書込みと読出しの
整合が破壊することを簡易な構成で制御出来る方式を提
供することにある。
（５）発明の構成
前述の目的を達成するための本発明の構成は、中央処理
装置の管理の基で後入れ・先出し処理されるスタックの
書込み・読出し制御方式釘おいて、複数の走行レベルを
有する中央処理装置と、該中央処理装置に管理されるス
タックの書入れ時の走行レベルの情報が格納され後入れ
・先出し処理できるレジスフと、前記スタックについて
読出し時の走行レベルを前記レジスフの格納情報と比較
する装置とを設け、前記比較装置が一致したときの読出
し情報を中央処理装置が使用することである。
装置の管理の基で後入れ・先出し処理されるスタックの
書込み・読出し制御方式釘おいて、複数の走行レベルを
有する中央処理装置と、該中央処理装置に管理されるス
タックの書入れ時の走行レベルの情報が格納され後入れ
・先出し処理できるレジスフと、前記スタックについて
読出し時の走行レベルを前記レジスフの格納情報と比較
する装置とを設け、前記比較装置が一致したときの読出
し情報を中央処理装置が使用することである。
（６）発明の実施例
第２図は本発明の一実施例を示す構成図であって、第１
図と同一符号は同様なものを示している。第２図におい
て、（４）は（２）と同様にスタック・ポインタ（１）
でアドレスされるレベル・スタック、（５）はレベル比
較回路、（６）はデータ通過制御回路を示す。第２図の
動作を説明すると、ブツシュするときは、メモリ （２
）にブツシュするブータラ与え、更にその時点でのレベ
ル情報をレベル・スタック（４）に与える。、即ちスタ
ック・ポインタ（１） でアドレスされる部分へ、メ
モリ （２）、レベル・スタック（４）へ同時に書込み
をし、その直後に歩道回路（３）によりスタック・ポイ
ンタ（１）の内容を更新する。また、ポツプするときは
、その直前に歩進回路（３）によりスタック・ポインタ
（１１の内容を復帰し、それによりアドレスされるメモ
リ（２）、レベル・スタック（４）の内容を読み出す。
図と同一符号は同様なものを示している。第２図におい
て、（４）は（２）と同様にスタック・ポインタ（１）
でアドレスされるレベル・スタック、（５）はレベル比
較回路、（６）はデータ通過制御回路を示す。第２図の
動作を説明すると、ブツシュするときは、メモリ （２
）にブツシュするブータラ与え、更にその時点でのレベ
ル情報をレベル・スタック（４）に与える。、即ちスタ
ック・ポインタ（１） でアドレスされる部分へ、メ
モリ （２）、レベル・スタック（４）へ同時に書込み
をし、その直後に歩道回路（３）によりスタック・ポイ
ンタ（１）の内容を更新する。また、ポツプするときは
、その直前に歩進回路（３）によりスタック・ポインタ
（１１の内容を復帰し、それによりアドレスされるメモ
リ（２）、レベル・スタック（４）の内容を読み出す。
このとき比較回路（５）の一方には、その時点のレベル
情報が与えられ、他方にはレベル・スタック（４）から
読み出された内容が与えられ、それらを比較する。比較
の結果一致していれば、そのとき読み出されたメモリ
（２）の内容はレベル間の矛盾を含まないので、データ
通過制御回路（６）に対しメモリ （２）の読み出し内
容の通過を認める。一致していなければ、整合がとれて
いないものとして通過を認めず、異常処理を起動する。
情報が与えられ、他方にはレベル・スタック（４）から
読み出された内容が与えられ、それらを比較する。比較
の結果一致していれば、そのとき読み出されたメモリ
（２）の内容はレベル間の矛盾を含まないので、データ
通過制御回路（６）に対しメモリ （２）の読み出し内
容の通過を認める。一致していなければ、整合がとれて
いないものとして通過を認めず、異常処理を起動する。
（７）発明の効果
このようにして本発明によれば、レベル・スタックと比
較回路を追加する程度の簡易な構成により、ブツシュ・
レベルとポンプ・レベルの整合性が確かめられ、ハード
ウェアの異常時はもとより、プログラムにより引き起こ
された矛盾も検出が可能である。
較回路を追加する程度の簡易な構成により、ブツシュ・
レベルとポンプ・レベルの整合性が確かめられ、ハード
ウェアの異常時はもとより、プログラムにより引き起こ
された矛盾も検出が可能である。
更にレベル毎にスタックを設けるよりも、はるかに少な
いハードウェアによりこれが実現出来る。
いハードウェアによりこれが実現出来る。
第１図は従来のスタック制御方式を説明するための図、
第２図は本発明の一実施例の構成を示す図である。 （１） −スタック・ポインタ （２） −メモリ （３） −出回路（歩進回路） （４）−レベル・スタック （５） −レベル比較回路 （６） −−−データ通過制御回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 ブ・ンシュデ５夕 第１図
第２図は本発明の一実施例の構成を示す図である。 （１） −スタック・ポインタ （２） −メモリ （３） −出回路（歩進回路） （４）−レベル・スタック （５） −レベル比較回路 （６） −−−データ通過制御回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 ブ・ンシュデ５夕 第１図
Claims (1)
- 中央処理装置の管理の基で後入れ・先出し処理されるス
タックの書込み・読出し制御方式において、複数の走行
レベルを有する中央処理装置と、該中央処理装置に管理
されるスタックの書入れ時の走行レベルの情報が格納さ
れ後入れ・先出し処理できるレジスタと、前記スタック
について読出し時の走行レベルを前記レジスタの格納情
報と比較する装置とを設け、前記比較装置が一致したと
きの読出し情報を中央処理装置が使用することを特徴と
するスタックの書込み・読出し制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234672A JPS59121678A (ja) | 1982-12-27 | 1982-12-27 | スタツクの書込み・読出し制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234672A JPS59121678A (ja) | 1982-12-27 | 1982-12-27 | スタツクの書込み・読出し制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121678A true JPS59121678A (ja) | 1984-07-13 |
Family
ID=16974658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234672A Pending JPS59121678A (ja) | 1982-12-27 | 1982-12-27 | スタツクの書込み・読出し制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121678A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
-
1982
- 1982-12-27 JP JP57234672A patent/JPS59121678A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
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