JPS58123146A - メモリアドレス拡張方式 - Google Patents
メモリアドレス拡張方式Info
- Publication number
- JPS58123146A JPS58123146A JP570182A JP570182A JPS58123146A JP S58123146 A JPS58123146 A JP S58123146A JP 570182 A JP570182 A JP 570182A JP 570182 A JP570182 A JP 570182A JP S58123146 A JPS58123146 A JP S58123146A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bits
- memory
- space
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、メモリアドレス拡張方式に係り、特に。
所定のアドレスビット長を、拡張アドレス情報により、
延伸し、広域アドレス空間を指定する。メモリ・アトレ
ッジフグ方式に関する。
延伸し、広域アドレス空間を指定する。メモリ・アトレ
ッジフグ方式に関する。
（２） 従来技術と問題点
従来、メモリ・アドレッシング空間拡張方法としては、
アドレス・ビット長で、それ以上のメモリ空間を使用す
る場合、データ処理装置で９定義された。
アドレス・ビット長で、それ以上のメモリ空間を使用す
る場合、データ処理装置で９定義された。
特別な制御信号線を限定アドレス・ビット信号線と併用
する方式や、（例えば、プロセッサでスペシャル・オペ
レーシッン等を定義して用いる等）、パンクメモリ切換
方式等があるが、前者ではプロセッサの命令セットを、
新たに追加せねばならず、後者では、切換制御線を、外
付けの論理回路で、別罠設計しなければならないという
欠点がある。
する方式や、（例えば、プロセッサでスペシャル・オペ
レーシッン等を定義して用いる等）、パンクメモリ切換
方式等があるが、前者ではプロセッサの命令セットを、
新たに追加せねばならず、後者では、切換制御線を、外
付けの論理回路で、別罠設計しなければならないという
欠点がある。
（３）発明の目的
本発明は上記従来の欠点に鑑み、Ｎビットのアドレス情
報とＮビット中のＭビットを用いて、Ｎビット長でアド
レッシングできる以上のメモリアドレス空間をアドレッ
シングする。安価で高能率なアドレス拡張方式を提供す
ることを目的としている。
報とＮビット中のＭビットを用いて、Ｎビット長でアド
レッシングできる以上のメモリアドレス空間をアドレッ
シングする。安価で高能率なアドレス拡張方式を提供す
ることを目的としている。
（４）発明の構成
そしてこの目的は本発明によれば、Ｎビットアドレスに
よりそれぞれ指定し得るメモリアドレス空間を複数個設
け、該Ｎビットアドレスの内のＭビットを用いて該複数
個のメモリアドレス空間を区別して指定することＫよ５
．Ｎビットアドレスで最大（Ｎ＋Ｍ）ビットアドレスが
指定可能なメモリアドレス空間を指定し得るようにした
ことを特徴とするメモリアドレス拡張方式を提供するこ
とくよって達成される。
よりそれぞれ指定し得るメモリアドレス空間を複数個設
け、該Ｎビットアドレスの内のＭビットを用いて該複数
個のメモリアドレス空間を区別して指定することＫよ５
．Ｎビットアドレスで最大（Ｎ＋Ｍ）ビットアドレスが
指定可能なメモリアドレス空間を指定し得るようにした
ことを特徴とするメモリアドレス拡張方式を提供するこ
とくよって達成される。
＋５１ 発明の実施例
本発明の一実施例によれば、Ｎビットアドレスが所定の
値になったことを検出し、その時の該Ｎビットアドレス
の所定Ｍビットをデコードして最大２Ｍ個のメモリアド
レス空間の１つを選択するようにしている。
値になったことを検出し、その時の該Ｎビットアドレス
の所定Ｍビットをデコードして最大２Ｍ個のメモリアド
レス空間の１つを選択するようにしている。
第１図は１本発明による。一実施例の回路図であって９
図において、１ｔｆｉ、１０ビツトのアドレス情報線（
ＡＯ〜Ａ９）、 ２ｕアドレス情報の有効性を示す信号
線でアドレス情報が所定の値になったことを示す３ａ〜
３ｃは３ピノ）（Ａ２〜Ａ４ ）のアドレス拡張用アド
レス・レジスタ、４はデコーダを示す。レジスタ３３〜
３ｃは、 Ａ５〜Ａ１５指定の所定の拡張アドレスが成
立する時のみ、セットされる。５，６．７ｔｉホストプ
ロセツサのアドレス空間がＡＯ〜Ａ１５０１６ビツトて
構成されているときの上位１１ビツトが所定の値を示し
ていることを利足するための一致回路を示す。一方レジ
スタ３の出力は、前記ｌＯビットのアドレス空間指定の
Ａ２〜Ａ４迄のラインがデコードされて、メモリのチッ
プセレクトラインに割付けられる。この事により１０ビ
ツトを用いたアドレス（ＩＫバイト空間）は、１０＋３
ビツトて指定可能な８にバイト空間に拡張さｆ′Ｌ光メ
モリ迄を、アクセスできるようになる。
図において、１ｔｆｉ、１０ビツトのアドレス情報線（
ＡＯ〜Ａ９）、 ２ｕアドレス情報の有効性を示す信号
線でアドレス情報が所定の値になったことを示す３ａ〜
３ｃは３ピノ）（Ａ２〜Ａ４ ）のアドレス拡張用アド
レス・レジスタ、４はデコーダを示す。レジスタ３３〜
３ｃは、 Ａ５〜Ａ１５指定の所定の拡張アドレスが成
立する時のみ、セットされる。５，６．７ｔｉホストプ
ロセツサのアドレス空間がＡＯ〜Ａ１５０１６ビツトて
構成されているときの上位１１ビツトが所定の値を示し
ていることを利足するための一致回路を示す。一方レジ
スタ３の出力は、前記ｌＯビットのアドレス空間指定の
Ａ２〜Ａ４迄のラインがデコードされて、メモリのチッ
プセレクトラインに割付けられる。この事により１０ビ
ツトを用いたアドレス（ＩＫバイト空間）は、１０＋３
ビツトて指定可能な８にバイト空間に拡張さｆ′Ｌ光メ
モリ迄を、アクセスできるようになる。
例えば、全アト°レス空間としてＡＯ〜Ａ１５の１６ビ
ツトを持つホストプロセッサを考えたとき、拡張領域と
して１０ビツトで、指定するアドレス空間をｃｏｏｏ番
地〜Ｃ３ＦＦ番地のＩＫバイトに限定すると、アドレス
ラインがｃｏｏｏのときは、Ｍｌ〜Ｍ８のうちＭ１メモ
リがセレクトされて、Ｍｌメモリ内の００００番地がア
クセスされるが、ＣＯＯ４のときｔｉ、Ｍ２メモリがセ
レクトされて、Ｍ２メモリ内のＣＯＯ４番地がアクセス
される。
ツトを持つホストプロセッサを考えたとき、拡張領域と
して１０ビツトで、指定するアドレス空間をｃｏｏｏ番
地〜Ｃ３ＦＦ番地のＩＫバイトに限定すると、アドレス
ラインがｃｏｏｏのときは、Ｍｌ〜Ｍ８のうちＭ１メモ
リがセレクトされて、Ｍｌメモリ内の００００番地がア
クセスされるが、ＣＯＯ４のときｔｉ、Ｍ２メモリがセ
レクトされて、Ｍ２メモリ内のＣＯＯ４番地がアクセス
される。
４２図は、具体的使用例を説明する図である。
ホスト側が使用しているナトレス情報はＡＯ−Ａ９の１
０ビツトであるから、拡張領域ｔｉｌＫバイト指ｆ５Ｔ
［Ｅであり、この１０ビツトで構成する領域はｃｏｏｏ
番地〜Ｃ３ＦＦ番地のＩＫバイト領域におかれる。この
うちで、ｃｏｏｏ〜Ｃ０ＩＦ迄を、アドレス拡張指令領
域と呼ぶ。
０ビツトであるから、拡張領域ｔｉｌＫバイト指ｆ５Ｔ
［Ｅであり、この１０ビツトで構成する領域はｃｏｏｏ
番地〜Ｃ３ＦＦ番地のＩＫバイト領域におかれる。この
うちで、ｃｏｏｏ〜Ｃ０ＩＦ迄を、アドレス拡張指令領
域と呼ぶ。
ホストアドレスがＣ０００の時は、ＭＩメモリがセレク
トされ、Ｍｌメモリのｃｏｏｏがアクセスされる。この
ｃｏｏｏ〜Ｃ００３の４バイト中に。
トされ、Ｍｌメモリのｃｏｏｏがアクセスされる。この
ｃｏｏｏ〜Ｃ００３の４バイト中に。
ＪｔＪＭＰ、ＣＯ２０の命令をセットしておき９プロセ
ッサｉ−１，ｃＯ２０番地ヘジャンプして、そこから作
業プログラム領域■の実行′ｔ−開始する。
ッサｉ−１，ｃＯ２０番地ヘジャンプして、そこから作
業プログラム領域■の実行′ｔ−開始する。
又、ホストアドレス＝Ｃ０Ｏ４のときは、Ｍ２メモリが
セレクトされ、Ｍ２メモリのＣＯＯ４番地がアクセスさ
れる。ＣＯＯ４〜ＣＯＯ７の４バイト中にもＪＵＭＰ
ＣＯ２０命令をセットしておき、プロセッサは、Ｍ２メ
モリ内のＣ０２０番地ヘジャンプして、そこから作業プ
ログラム領域■の実行を開始する。使い方の一例として
■の終りの部分にＪＵＭＰＣＯＯ４，■の終りの部分に
、ＪＵＭＰ ＣＯＯ８の如く。
セレクトされ、Ｍ２メモリのＣＯＯ４番地がアクセスさ
れる。ＣＯＯ４〜ＣＯＯ７の４バイト中にもＪＵＭＰ
ＣＯ２０命令をセットしておき、プロセッサは、Ｍ２メ
モリ内のＣ０２０番地ヘジャンプして、そこから作業プ
ログラム領域■の実行を開始する。使い方の一例として
■の終りの部分にＪＵＭＰＣＯＯ４，■の終りの部分に
、ＪＵＭＰ ＣＯＯ８の如く。
命令を配置しておけば、プロセッサは、■〜（優の領域
内のプログラムを順次実行してゆく事が可能となるＯ この様に９本発明のメモリアドレス拡張方式を用いると
、ホスト側では、ｃｏｏｏ番地〜Ｃ３ＦＦ番地のＩＫバ
イトのアドレス空間を意識するだけで。
内のプログラムを順次実行してゆく事が可能となるＯ この様に９本発明のメモリアドレス拡張方式を用いると
、ホスト側では、ｃｏｏｏ番地〜Ｃ３ＦＦ番地のＩＫバ
イトのアドレス空間を意識するだけで。
実際には−Ｍ１ｚＶｉ８の（本例では、８にバイト）ア
ドレス空間迄、拡張して利用する事が可能となる。
ドレス空間迄、拡張して利用する事が可能となる。
尚１本発明の具体例では、Ｎピッ）＝１０ビット（ＩＫ
バイト分）１Ｍビット＝３ビットとして、ｌＫバイト空
間ｉ８にバイト空間に拡張する例であるが、Ｎ、ＭＦｉ
任意に設定可能なので本発明は、上記一実施例に限定さ
れるものではない。又、上記実施例においてはレジスタ
にセットした後、デコードしているが、デコードしてか
らレジスタにセットするように構成することも可能であ
る。
バイト分）１Ｍビット＝３ビットとして、ｌＫバイト空
間ｉ８にバイト空間に拡張する例であるが、Ｎ、ＭＦｉ
任意に設定可能なので本発明は、上記一実施例に限定さ
れるものではない。又、上記実施例においてはレジスタ
にセットした後、デコードしているが、デコードしてか
らレジスタにセットするように構成することも可能であ
る。
（６）発明の詳細
な説明したように本発明によれば、Ｎビット空間’ｋ
ｓ Ｎ ＋ ｌｙｌビットのメモリアドレスに拡張し、
メモリ空間の小さいマイクロプロセッサを用いたシステ
ム４にｅま、多大の効果がある。
ｓ Ｎ ＋ ｌｙｌビットのメモリアドレスに拡張し、
メモリ空間の小さいマイクロプロセッサを用いたシステ
ム４にｅま、多大の効果がある。
第１図、第２図は本発明の一実施例を説明する図。
図において１はＮピッ）（１０ビツト）のアドレス情報
、２は１のアドレス情報の有効性（アドレス情報が所定
ビットになったこと）ｔ−示す信号、３はＭビット（４
ピツト）のアドレス拡張用アドレスレジスタ、Ｍｔ〜Ｍ
８は拡張さｎたアドレス空間（本例でＦｉＲＯＭイメー
ジ）を示す。
、２は１のアドレス情報の有効性（アドレス情報が所定
ビットになったこと）ｔ−示す信号、３はＭビット（４
ピツト）のアドレス拡張用アドレスレジスタ、Ｍｔ〜Ｍ
８は拡張さｎたアドレス空間（本例でＦｉＲＯＭイメー
ジ）を示す。
Claims (2)
- （１） Ｎビットアドレスによりそれぞれ指足し得る
メモリアドレス空間を複数個設け、該Ｎビットアドレス
の内のＭピッＩｔ用いて該複数個のメモリアドレス空間
を区別して指定することにより、Ｎビットアドレスで最
大（Ｎ十Ｍ）ビットアドレスが指定可能なメモリアドレ
ス空間を指定し得るよりにしたことを特徴とするメモリ
アドレス拡張方式。 - （２）前記Ｎビットアドレスが所定の値になったことを
検出し、その時の該Ｎビットアドレスの所定Ｎビットを
デコードして最大２Ｍ個のメモリアドレス空間の１つを
選択するようにし念ことｆ％徴とする特許請求の範囲第
１項記載のメモリアドレス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP570182A JPS58123146A (ja) | 1982-01-18 | 1982-01-18 | メモリアドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP570182A JPS58123146A (ja) | 1982-01-18 | 1982-01-18 | メモリアドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123146A true JPS58123146A (ja) | 1983-07-22 |
Family
ID=11618406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP570182A Pending JPS58123146A (ja) | 1982-01-18 | 1982-01-18 | メモリアドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394346A (ja) * | 1986-10-09 | 1988-04-25 | Nec Corp | バンクメモリ切換制御方式 |
-
1982
- 1982-01-18 JP JP570182A patent/JPS58123146A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394346A (ja) * | 1986-10-09 | 1988-04-25 | Nec Corp | バンクメモリ切換制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5768584A (en) | ROM chip enable encoding method and computer system employing the same | |
| JP2003510682A5 (ja) | ||
| JP2970821B2 (ja) | データ処理装置 | |
| KR19990036893A (ko) | 다중 어드레싱 모드를 실행하는 프로세서 구조 및 그 설계방법 | |
| JPS593642A (ja) | 制御レジスタ処理方式 | |
| JPS58123146A (ja) | メモリアドレス拡張方式 | |
| US6425047B1 (en) | Process containing address decoders suited to improvements in clock speed | |
| JPH03271829A (ja) | 情報処理装置 | |
| JPS6298443A (ja) | デ−タ処理装置 | |
| JP2743947B2 (ja) | マイクロプログラム制御方式 | |
| JPH05334074A (ja) | マイクロプロセッサ | |
| JPS6229814B2 (ja) | ||
| JPH0469737A (ja) | マイクロアドレス回路 | |
| JPS6232500B2 (ja) | ||
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH01151096A (ja) | ダイナミックメモリのリフレッシュ方法 | |
| JPH03257572A (ja) | マルチプロセッサシステム | |
| JPH0546465A (ja) | 計算機のデータアクセス方式 | |
| JPH08202582A (ja) | マイクロプロセッサのデータ転送装置 | |
| JPS58109950A (ja) | ヒドンメモリアクセス制御回路 | |
| JPS5958563A (ja) | マイクロプロセツサシステムにおけるメモリアドレス拡張方式 | |
| JPS59106048A (ja) | マイクロプロセツサシステム | |
| JPS58107958A (ja) | マイクロプログラムに於るレジスタ指定方法 | |
| JPS6260034A (ja) | ストア−ドプログラム方式制御装置 | |
| JPH0553792A (ja) | データ処理装置 |