JPS5958563A - マイクロプロセツサシステムにおけるメモリアドレス拡張方式 - Google Patents
マイクロプロセツサシステムにおけるメモリアドレス拡張方式Info
- Publication number
- JPS5958563A JPS5958563A JP57168394A JP16839482A JPS5958563A JP S5958563 A JPS5958563 A JP S5958563A JP 57168394 A JP57168394 A JP 57168394A JP 16839482 A JP16839482 A JP 16839482A JP S5958563 A JPS5958563 A JP S5958563A
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- JP
- Japan
- Prior art keywords
- address
- signal
- data
- memory
- microprocessor
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、汎用マイクロプロセッサにおけるアドレス
またはメモリ空間の拡張方式に関する。
またはメモリ空間の拡張方式に関する。
通常使用されている多くの８ビツトｃｐｕのメモリは、
６４にバイトの空間をもつものが多いが、最近の使用例
（バーンナルコンピュータ、制御用その他）においては
、この空間でも不足する傾向にある。このような場合と
しては、例えは特定の関数の演算が算術的または実行時
間等の関係から困難で、しかも照合をとるのが煩雑であ
るため、これらの大量のデータを予めデータＲＯＭ （
読出し専用メモリ）に記憶しておきたい場合等が考えら
れる。このため、マイクロプロセッサの周辺に所定の回
路を付方ｎし、これをソフトウェアコントロールするこ
とによりメモリアドレス、すなわちデータメモリ空間を
拡張することが試みられているが、この場合、付加され
る回路およびソフトウェアコントロールするための制御
プログラムはできるだけ簡単であることが望ましい。
６４にバイトの空間をもつものが多いが、最近の使用例
（バーンナルコンピュータ、制御用その他）においては
、この空間でも不足する傾向にある。このような場合と
しては、例えは特定の関数の演算が算術的または実行時
間等の関係から困難で、しかも照合をとるのが煩雑であ
るため、これらの大量のデータを予めデータＲＯＭ （
読出し専用メモリ）に記憶しておきたい場合等が考えら
れる。このため、マイクロプロセッサの周辺に所定の回
路を付方ｎし、これをソフトウェアコントロールするこ
とによりメモリアドレス、すなわちデータメモリ空間を
拡張することが試みられているが、この場合、付加され
る回路およびソフトウェアコントロールするための制御
プログラムはできるだけ簡単であることが望ましい。
ところで、従来、このような場合に良く使われる方法と
しては、ｃｐｕ（マイクロプロセッサ）の外部にレジス
タを設け、該レジスタの値とＣｐｕからアドレスバス上
に出される値とを加昇もしくは所定の演算を行なって実
効アドレスを発生させる方式が知られているが、この場
合、該レジスタの値を変更するための特別な手続き（プ
ログラム）を用意する必要がある。すなわち、この場合
、処理プログラムが納められているメモリ空間と、デー
タＲＯＭの納められている空間が代わる代わる頻繁にア
クセスされるため、それに合うように外部レジスタの値
も頻繁に暑き替える必要があった。
しては、ｃｐｕ（マイクロプロセッサ）の外部にレジス
タを設け、該レジスタの値とＣｐｕからアドレスバス上
に出される値とを加昇もしくは所定の演算を行なって実
効アドレスを発生させる方式が知られているが、この場
合、該レジスタの値を変更するための特別な手続き（プ
ログラム）を用意する必要がある。すなわち、この場合
、処理プログラムが納められているメモリ空間と、デー
タＲＯＭの納められている空間が代わる代わる頻繁にア
クセスされるため、それに合うように外部レジスタの値
も頻繁に暑き替える必要があった。
例えば、データを読むためのプログラムを読むときには
、プログラム領域を指すように外部レジスタの値が曹か
れていなければならないのに対し、実際にデータが読ま
れるときにはデータＲＯＭ領域を指すように外部レジス
タの値が書き替えられていなければならない、という面
倒な手続きが必要であるため、ソフトウェアの使用効率
が著しく低下する欠点を有している。つまり、このよう
な制御を行なうには、１チツプマイクロコンピユータの
ようにプログラムメモリ領域とデータメモリ領域を区別
する信号が外部へ出されていない汎用マイクロプロセッ
サにおいては、技術的に実現が難しく、一般的には複雑
な付方０回路を必要とするのが普通である。
、プログラム領域を指すように外部レジスタの値が曹か
れていなければならないのに対し、実際にデータが読ま
れるときにはデータＲＯＭ領域を指すように外部レジス
タの値が書き替えられていなければならない、という面
倒な手続きが必要であるため、ソフトウェアの使用効率
が著しく低下する欠点を有している。つまり、このよう
な制御を行なうには、１チツプマイクロコンピユータの
ようにプログラムメモリ領域とデータメモリ領域を区別
する信号が外部へ出されていない汎用マイクロプロセッ
サにおいては、技術的に実現が難しく、一般的には複雑
な付方０回路を必要とするのが普通である。
この発明はかかる事情のもとになされたもので、簡単な
付加回路と、簡単なソフトウェア制御とによってメモリ
アドレスを拡張しうるメモリアドレス拡張方式を提供す
ることを目的とする。
付加回路と、簡単なソフトウェア制御とによってメモリ
アドレスを拡張しうるメモリアドレス拡張方式を提供す
ることを目的とする。
この発明の特徴は、マイクロプロセッサが入出力命令を
実行する際に出されるアドレス信号、データ信号のうち
、データ信号の一部または全部を単独に、もしくはアド
レス信号と組み合わせて新だなアドレス信号とし、該新
たなアドレス信号によってメモリをアクセスしうるよう
にした点にある。
実行する際に出されるアドレス信号、データ信号のうち
、データ信号の一部または全部を単独に、もしくはアド
レス信号と組み合わせて新だなアドレス信号とし、該新
たなアドレス信号によってメモリをアクセスしうるよう
にした点にある。
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の実施例を示す概略図、第２図はその
詳細を示す詳細構成図である。
詳細を示す詳細構成図である。
第１因において、■は例えばインテル社製の８０８５マ
イクロプロセツサ（ｃｐｕ）、２はラッチ回路、３はデ
ータＲＯＭ、 ４はアドレスバス、５はデルタバスで
あｐＸＳｉｏは入出力命令を実行する際にマイクロプロ
セッサｌから出される入出力（Ｉｌｏ）信号である。す
なわち、入出力命令を実行する際にはＩ１０信号Ｓｉｏ
が出されるので、マイクロプロセッサ１からアドレスバ
ス４を介して出されるアドレス信号、およびデータバス
５を介して出されるデータ信号は、ともにラッチ回路２
にラッチされ、該ラッチされた信号がデータＲＯＭ ３
のアドレス信号として与えられる。一方、データＲＯＭ
３からの出力データはデータバス５に与えられるので
、他のメモリまたはＩ１０機器の場合と同様にして読む
ことができる。
イクロプロセツサ（ｃｐｕ）、２はラッチ回路、３はデ
ータＲＯＭ、 ４はアドレスバス、５はデルタバスで
あｐＸＳｉｏは入出力命令を実行する際にマイクロプロ
セッサｌから出される入出力（Ｉｌｏ）信号である。す
なわち、入出力命令を実行する際にはＩ１０信号Ｓｉｏ
が出されるので、マイクロプロセッサ１からアドレスバ
ス４を介して出されるアドレス信号、およびデータバス
５を介して出されるデータ信号は、ともにラッチ回路２
にラッチされ、該ラッチされた信号がデータＲＯＭ ３
のアドレス信号として与えられる。一方、データＲＯＭ
３からの出力データはデータバス５に与えられるので
、他のメモリまたはＩ１０機器の場合と同様にして読む
ことができる。
第２図を参照してもう少し具体的に説明する。
なお、同図において２１，２２および２′はランチ回路
、５′はアドレスとデータの多重バス、６はアドレスデ
コーダ、７はアンドゲート、８はナントゲートであＶ）
、Ｓｗｒはメモリ薔込み（ライト）信号、Ｓａｔはアド
レス信号が出されていることを表わす信号、Ｓａｄはア
ドレスデコード信号、Ｓｍｒはメモリ読出しくリード）
信号、Ｓｅａはチップセレクト信号で、その他は第１図
と同様である。
、５′はアドレスとデータの多重バス、６はアドレスデ
コーダ、７はアンドゲート、８はナントゲートであＶ）
、Ｓｗｒはメモリ薔込み（ライト）信号、Ｓａｔはアド
レス信号が出されていることを表わす信号、Ｓａｄはア
ドレスデコード信号、Ｓｍｒはメモリ読出しくリード）
信号、Ｓｅａはチップセレクト信号で、その他は第１図
と同様である。
すなわち、ラッチ回路２１ ＋ ２２はＩ１０イａ号Ｓ
ｉ。
ｉ。
とメモリライト信号Ｓｗｒとが与えられたときにのみ、
アンドゲート７全通して駆動されてバス４゜５′を介し
て与えられるアドレスおよびデータをラッチし、該ラッ
チされた信号によってデータＲＯＭ３のアドレスを指定
する。データＲＯＭ ３に対する出力制御信号は、アド
レスデコーダ６において従来と同様の方法またはアドレ
スとデータとにもとづいてアドレスデコード信号Ｓａｄ
が作成されるので、該信号Ｓａｄとメモリリード信号Ｓ
ｍｒとによってチップセレクト信号Ｓｃｓを作り、これ
を出力制御（信号として用いてデータＲＯＭ ３からア
ドレス／データ多重バス５′を介してデータを貌込むも
のである。したがって、例えばＩ１０出力命令（ＯＵＴ
）を実行すべく、マイクロプロセッサｌ内の図示されな
いアキュムレータに８ビツトのデータをセットするとと
もにメモリライト信号Ｓｗｒ ’ｆｃ送出すると、Ｉ１
０出力命令（ＯＵＴ）に含まれる８ビツトのアドレスと
該アキュムレータにセットされた８ビツトのデータがラ
ッチ回路２１＊ ２２によりそれぞれラッチされ、該ラ
ッチされたイｇ号によってデータＲＯＭ３のアドレスが
指定される。なお、この１６ビントのアドレス領域は、
Ｉ１０信号Ｓｉｏよシも時間的に前に出される信号Ｓａ
Ａによって決まる通常の１６ビツトアドレス領域と全く
干渉しない。したがって、簡単なアドレスラッチ回路（
１６ビツト）を付加するのみで、データの格納可能な領
域を拡大することができる。こうして拡大される領域は
、通常のデータおよびプログラム領域と完全に分離され
るため、プログラムのフェッチ（ｆｅｔｃｈ ；取出し
）時にアクセスされることは決してなく、したがって、
プログラムの保誇や暴走防止の手段を講じ易いという利
点に結びつくものである。
アンドゲート７全通して駆動されてバス４゜５′を介し
て与えられるアドレスおよびデータをラッチし、該ラッ
チされた信号によってデータＲＯＭ３のアドレスを指定
する。データＲＯＭ ３に対する出力制御信号は、アド
レスデコーダ６において従来と同様の方法またはアドレ
スとデータとにもとづいてアドレスデコード信号Ｓａｄ
が作成されるので、該信号Ｓａｄとメモリリード信号Ｓ
ｍｒとによってチップセレクト信号Ｓｃｓを作り、これ
を出力制御（信号として用いてデータＲＯＭ ３からア
ドレス／データ多重バス５′を介してデータを貌込むも
のである。したがって、例えばＩ１０出力命令（ＯＵＴ
）を実行すべく、マイクロプロセッサｌ内の図示されな
いアキュムレータに８ビツトのデータをセットするとと
もにメモリライト信号Ｓｗｒ ’ｆｃ送出すると、Ｉ１
０出力命令（ＯＵＴ）に含まれる８ビツトのアドレスと
該アキュムレータにセットされた８ビツトのデータがラ
ッチ回路２１＊ ２２によりそれぞれラッチされ、該ラ
ッチされたイｇ号によってデータＲＯＭ３のアドレスが
指定される。なお、この１６ビントのアドレス領域は、
Ｉ１０信号Ｓｉｏよシも時間的に前に出される信号Ｓａ
Ａによって決まる通常の１６ビツトアドレス領域と全く
干渉しない。したがって、簡単なアドレスラッチ回路（
１６ビツト）を付加するのみで、データの格納可能な領
域を拡大することができる。こうして拡大される領域は
、通常のデータおよびプログラム領域と完全に分離され
るため、プログラムのフェッチ（ｆｅｔｃｈ ；取出し
）時にアクセスされることは決してなく、したがって、
プログラムの保誇や暴走防止の手段を講じ易いという利
点に結びつくものである。
第３図はこの発明の他の実施例を示す構成図である。同
図において、２１〜２３はラッチ回路、７１〜７４はア
ンドゲートである。
図において、２１〜２３はラッチ回路、７１〜７４はア
ンドゲートである。
すなわち、この実施例は、第１，２図の如きアドレス送
出のみでなく、データの読み、書きをも行ないうるよう
にしたもので、２２ビツトのアドレスを２回に分けて送
出する。つまｐｌ ８ビツトのラッチ回路が３個（２１
〜２５）設けられているので、原理的には２４ビツトの
領域をもつことができるが、そのうちの２ビツトを制御
用として用いて２２ビツトにしたものであり、マイクロ
プロセッサ１から出される下位８ビツトのデータと上位
８ビツトのアドレスとからなる１６ビツトの信号のうち
の１６ビツト目を１回目はゝ＼１〃にし、２回目はＳＳ
０１／にしてそれぞれ送出する。なお、この信号は、
第３図ではＡ１５として示されている。
出のみでなく、データの読み、書きをも行ないうるよう
にしたもので、２２ビツトのアドレスを２回に分けて送
出する。つまｐｌ ８ビツトのラッチ回路が３個（２１
〜２５）設けられているので、原理的には２４ビツトの
領域をもつことができるが、そのうちの２ビツトを制御
用として用いて２２ビツトにしたものであり、マイクロ
プロセッサ１から出される下位８ビツトのデータと上位
８ビツトのアドレスとからなる１６ビツトの信号のうち
の１６ビツト目を１回目はゝ＼１〃にし、２回目はＳＳ
０１／にしてそれぞれ送出する。なお、この信号は、
第３図ではＡ１５として示されている。
いま、マイクロプロセッサｌから書込み（ライト）信号
Ｓｗｒ 、 Ｉ１０信号Ｓｉｏが出されるとともに、
アドレスの最上位ピッ） （Ａ１５） ｉ：’Ｓ １
／／にされると、アンドゲート７１が開かれるため、ラ
ッチ回路２１゜２２にはそれぞれ７ビツト、８ビツトの
信号がラッチされる。なお、このときアンドゲート７２
は開かれ々いので、ラッチ回路２３は動作せず、アント
ゲ−） ７５．７＋４も開かれず、したがって読込み（
リード）信号も書込み（ライト）信号も発生しない０次
いで、アドレスの最上位ピッ） （Ａ１５）をゝ＼Ｏ〃
にすると、アンドゲート７２が開かれるので、マイクロ
プロセッサｌから出されるアドレス信号（７ビツト）が
ラッチ回路２３ にランチされ、これらラッチ回路２
１〜２５にラッチされた信号を新たなアドレス信号とし
て拡張領域を指定する。なお、２回目に出されるデータ
信号（８ビツト）は、その１＼データバスに乗せられる
。したがって、このときマイクロプロセッサから書込み
（ライト）信号Ｓｗｒ ’Ｅたは読込み（リード）信号
Ｓｍｒを送出することによって、拡張領域へのデータの
書込み、または拡張領域からのデータの仇み出しを行な
うことができる。
Ｓｗｒ 、 Ｉ１０信号Ｓｉｏが出されるとともに、
アドレスの最上位ピッ） （Ａ１５） ｉ：’Ｓ １
／／にされると、アンドゲート７１が開かれるため、ラ
ッチ回路２１゜２２にはそれぞれ７ビツト、８ビツトの
信号がラッチされる。なお、このときアンドゲート７２
は開かれ々いので、ラッチ回路２３は動作せず、アント
ゲ−） ７５．７＋４も開かれず、したがって読込み（
リード）信号も書込み（ライト）信号も発生しない０次
いで、アドレスの最上位ピッ） （Ａ１５）をゝ＼Ｏ〃
にすると、アンドゲート７２が開かれるので、マイクロ
プロセッサｌから出されるアドレス信号（７ビツト）が
ラッチ回路２３ にランチされ、これらラッチ回路２
１〜２５にラッチされた信号を新たなアドレス信号とし
て拡張領域を指定する。なお、２回目に出されるデータ
信号（８ビツト）は、その１＼データバスに乗せられる
。したがって、このときマイクロプロセッサから書込み
（ライト）信号Ｓｗｒ ’Ｅたは読込み（リード）信号
Ｓｍｒを送出することによって、拡張領域へのデータの
書込み、または拡張領域からのデータの仇み出しを行な
うことができる。
以上のように、この発明によれば、特にデータメモリ領
域を拡張すべく、入出力命令の実行に際して出されるデ
ータ信号を拡張用アドレス信号として使用するようにし
たので、次のような効果をもたらすものである。
域を拡張すべく、入出力命令の実行に際して出されるデ
ータ信号を拡張用アドレス信号として使用するようにし
たので、次のような効果をもたらすものである。
イ）簡単な回路を付加するだけで、非常に大きなデータ
メモリ領域を容易に確保することができる。
メモリ領域を容易に確保することができる。
口）データメモリ領域とプログラムメモリ領域とを分離
することができるのでプログラムの作成。
することができるのでプログラムの作成。
保守が容易になる。
ノリ Ｉ１０領域に拡張されるものであるため、通常の
メモリ領域に干渉しない。
メモリ領域に干渉しない。
二）外部レジスタを付加する従来方式と組み合わせて用
いることができ、したがって、プログラムメモリ領域を
拡張する場合にも適用することができる。
いることができ、したがって、プログラムメモリ領域を
拡張する場合にも適用することができる。
なお、上記ではインテル社製の８０８５マイクロプロセ
ツサを用いて説明したが、ここで用いられる入出力命令
に相当する、通常のメモリ領域以外のＩ１０領域にアク
セスすることができる命令をもつようなプロセッサにお
いては、上記と同様にしてそのアドレスまたはメモリ領
域を拡張することができる。
ツサを用いて説明したが、ここで用いられる入出力命令
に相当する、通常のメモリ領域以外のＩ１０領域にアク
セスすることができる命令をもつようなプロセッサにお
いては、上記と同様にしてそのアドレスまたはメモリ領
域を拡張することができる。
第１図はこの発明の実施例を示す概略図、第２図はその
詳細を示す詳細構成図、第３図はこの発明の他の実施例
を示す構成図である。 符号説明 ｌ・・・マイクロプロセッサ（ｃｐｕ）、２，２′、２
１〜２５・・・ラッチ回路、３・・・データＲＯＭ、
４・・・アドレスバス、５・・データバス、５′・・・
アドレス／データ多重バス、６・・・アドレスデコーダ
、７，７１〜７１１・・・アンドゲート、８・・・ナン
トゲート 代理人 弁理士 兼 木 昭 夫 代理人 弁理士 松 崎 清 第２図
詳細を示す詳細構成図、第３図はこの発明の他の実施例
を示す構成図である。 符号説明 ｌ・・・マイクロプロセッサ（ｃｐｕ）、２，２′、２
１〜２５・・・ラッチ回路、３・・・データＲＯＭ、
４・・・アドレスバス、５・・データバス、５′・・・
アドレス／データ多重バス、６・・・アドレスデコーダ
、７，７１〜７１１・・・アンドゲート、８・・・ナン
トゲート 代理人 弁理士 兼 木 昭 夫 代理人 弁理士 松 崎 清 第２図
Claims (1)
- 入出力Ｈｆ＆を動作させるための入出力命令とデータお
よびプログラムとを互いに分離して記憶するメモリと、
該メモリから読出されるプログラムまたは入出力命令に
もとづいて所定の処理を実行するマイクロプロセッサと
を有してなるマイクロプロセッサシステムにおいて、該
マイクロプロセッサにて実行すべき命令が入出力命令で
あるときは該マイクロプロセッサから出される所定ビッ
ト数のアドレス信号とデータ信号とをラッチし、該ラッ
チされた信号をアドレスとしてメモリの指定を行なうこ
とにより、そのアドレス領域を拡張するようにしたこと
を特徴とするマイクロプロセッサシステムにおけるメモ
リアドレス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168394A JPS5958563A (ja) | 1982-09-29 | 1982-09-29 | マイクロプロセツサシステムにおけるメモリアドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168394A JPS5958563A (ja) | 1982-09-29 | 1982-09-29 | マイクロプロセツサシステムにおけるメモリアドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958563A true JPS5958563A (ja) | 1984-04-04 |
Family
ID=15867297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168394A Pending JPS5958563A (ja) | 1982-09-29 | 1982-09-29 | マイクロプロセツサシステムにおけるメモリアドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958563A (ja) |
-
1982
- 1982-09-29 JP JP57168394A patent/JPS5958563A/ja active Pending
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