JPS5854422B2 - 多重処理装置の制御方式 - Google Patents
多重処理装置の制御方式Info
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- JPS5854422B2 JPS5854422B2 JP4297778A JP4297778A JPS5854422B2 JP S5854422 B2 JPS5854422 B2 JP S5854422B2 JP 4297778 A JP4297778 A JP 4297778A JP 4297778 A JP4297778 A JP 4297778A JP S5854422 B2 JPS5854422 B2 JP S5854422B2
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- address
- program
- multiprocessing
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Description
【発明の詳細な説明】
本発明は、主記憶装置（以下、メモリという）を共有す
る多重処理装置に係り、特に各処理装置固有のメモリ・
データブロック参照のための制御方式に関する。
る多重処理装置に係り、特に各処理装置固有のメモリ・
データブロック参照のための制御方式に関する。
メモリを共有する多重処理装置においては各処理装置固
有のハードウェア診断ログアウト、割込み情報、プログ
ラム制御情報等を保持するデータブロックが必要となっ
てくる。
有のハードウェア診断ログアウト、割込み情報、プログ
ラム制御情報等を保持するデータブロックが必要となっ
てくる。
この領域をプリフィクス・エリアと言い、各処理装置と
も、プログラム上は同一のアドレスとして参照する。
も、プログラム上は同一のアドレスとして参照する。
以下、従来の多重処理システムにおける各処理装置（以
下ＣＰＵという）ごとのプリフィクス・エリア（以下Ｐ
ＦＡという）を参照する方式について、図によって簡単
に説明する。
下ＣＰＵという）ごとのプリフィクス・エリア（以下Ｐ
ＦＡという）を参照する方式について、図によって簡単
に説明する。
第１図は、制御パネル上にＰＦＡを指定するための情報
を設定し、この情報をＣＰＵ内のプリフィクス・レジス
タ（以下ＰＦＲという）にセットして、ＰＦＡを参照す
る場合である。
を設定し、この情報をＣＰＵ内のプリフィクス・レジス
タ（以下ＰＦＲという）にセットして、ＰＦＡを参照す
る場合である。
１．１１はＣＰＵ１２，２１は制御パネル、３゜３１は
ＰＦＲ，４，４１は命令レジスタ、５，５１はアドレス
変換機構、６，６１はアドレス・レジスタ、７．７１は
プリフィクス論理装置、８はＣＰＵ１に対応するＰＦＡ
１８１はＣＰＵ１１に対応するＰＦＡ、９はＣＰＵ１と
ＣＰＵ１１とが共有するメモリである。
ＰＦＲ，４，４１は命令レジスタ、５，５１はアドレス
変換機構、６，６１はアドレス・レジスタ、７．７１は
プリフィクス論理装置、８はＣＰＵ１に対応するＰＦＡ
１８１はＣＰＵ１１に対応するＰＦＡ、９はＣＰＵ１と
ＣＰＵ１１とが共有するメモリである。
各ＣＰＵのプリフィクス値は、あらかじめ制御パネル２
，２１から、各ＣＰＵ内のＰＦＲ３，３１にセットして
おかねばならない。
，２１から、各ＣＰＵ内のＰＦＲ３，３１にセットして
おかねばならない。
いま、ＣＰＵ１が、命令レジスタ４にある命令のオペラ
ンド・アドレスの示すメモリ番地をアクセスしようとす
ると、まず上記オペランド・アドレスをアドレス変換機
構５に提供し、ＣＰＵ１に固有のアドレス変換情報で、
アドレス変換しその結果をアドレス・レジスタ６にセッ
トする。
ンド・アドレスの示すメモリ番地をアクセスしようとす
ると、まず上記オペランド・アドレスをアドレス変換機
構５に提供し、ＣＰＵ１に固有のアドレス変換情報で、
アドレス変換しその結果をアドレス・レジスタ６にセッ
トする。
プリフィクス論理装置７は、アドレス・レジスタ６にあ
る上位ビットと、ＰＦＲａ中にあるプリフィクス値とを
モニタし、もし、ＣＰＵ１がＰＦＡ８ブロック中にある
アドレスをアクセスしているならば、プリフィクス値を
、そうでなければ、アドレス・レジスタ６の上位ビット
をそのまま、メモリに提供するアドレスの上位ビットと
して供給する。
る上位ビットと、ＰＦＲａ中にあるプリフィクス値とを
モニタし、もし、ＣＰＵ１がＰＦＡ８ブロック中にある
アドレスをアクセスしているならば、プリフィクス値を
、そうでなければ、アドレス・レジスタ６の上位ビット
をそのまま、メモリに提供するアドレスの上位ビットと
して供給する。
同様に、ＣＰＵ１１においても、制御パネル２１からＣ
ＰＵ１１に固有のプリフィクス値を与えることにより、
ＣＰＵ１１に固有のＰＦＡ８１を参照するようにしてい
る。
ＰＵ１１に固有のプリフィクス値を与えることにより、
ＣＰＵ１１に固有のＰＦＡ８１を参照するようにしてい
る。
他には、プリフィクス制御命令を設け、プログラムによ
るプリフィクス値のセットを行えるようにして、ＰＦＡ
を参照する方式もある。
るプリフィクス値のセットを行えるようにして、ＰＦＡ
を参照する方式もある。
前述の如く、ＰＦＡを参照する従来の方式では、そのた
めの制御装置やスイッチ回路、あるいは、プログラムで
の制御を可能にするための命令を必要とする欠点があっ
た。
めの制御装置やスイッチ回路、あるいは、プログラムで
の制御を可能にするための命令を必要とする欠点があっ
た。
そこで、本発明では、メモリ内に各ＣＰＵが共通に参照
できるデータ・ブロック領域を設定し、該データ・ブロ
ック領域内には、プログラムの状態制御を行う機械語命
令を保持させ、また、システム・プログラム生成時に、
各ＣＰＵに対して、各々異なるアドレス変換情報を設定
しておき、各ＣＰＵが、前記データ・ブロック領域内に
ある、プログラムの状態制御を行う機械語命令を実行す
る場合に、該機械語命令の指定するオペランド・アドレ
スに、上記の各ＣＰＵの個有のアドレス変換情報に基づ
いてアドレス変換を行なうことにより、各ＣＰＵ個有の
プリフィクス・エリアを生威し、参照し得るようにし、
上述の従来の欠点を除去するようにしたものである。
できるデータ・ブロック領域を設定し、該データ・ブロ
ック領域内には、プログラムの状態制御を行う機械語命
令を保持させ、また、システム・プログラム生成時に、
各ＣＰＵに対して、各々異なるアドレス変換情報を設定
しておき、各ＣＰＵが、前記データ・ブロック領域内に
ある、プログラムの状態制御を行う機械語命令を実行す
る場合に、該機械語命令の指定するオペランド・アドレ
スに、上記の各ＣＰＵの個有のアドレス変換情報に基づ
いてアドレス変換を行なうことにより、各ＣＰＵ個有の
プリフィクス・エリアを生威し、参照し得るようにし、
上述の従来の欠点を除去するようにしたものである。
以下図面によりこの発明の一実施例について説明する。
第２図は、アドレス変換可能なプログラム制御命令の一
つについて、その機能を示すものである。
つについて、その機能を示すものである。
４は命令レジスタ、５はアドレス変換機構、Ａはこのア
ドレス変換機構５に設けたアドレス変換データで、シス
テムプログラム生成時に、各ＣＰＵに対して各々異なら
せて設定されている。
ドレス変換機構５に設けたアドレス変換データで、シス
テムプログラム生成時に、各ＣＰＵに対して各々異なら
せて設定されている。
９はメモリ、１０は新しいプログラム状態制御情報であ
る。
る。
いま、命令レジスタ４にあるプログラム制御命令を実行
する場合、まずそのオペランド・アドレスをアドレス変
換機構５に提供し、アドレス変換データＡを取り出す。
する場合、まずそのオペランド・アドレスをアドレス変
換機構５に提供し、アドレス変換データＡを取り出す。
これより、メモリに提供するアドレスの上位ビットには
アドレス変換データＡを下位ビットにはオペランド・ア
ドレスの下位ビットＹを供給する。
アドレス変換データＡを下位ビットにはオペランド・ア
ドレスの下位ビットＹを供給する。
与えられたメモリ・アドレスに記憶されている新しいプ
ログラム状態制御情報１０により、以後のプログラム実
行制御を行うようにする。
ログラム状態制御情報１０により、以後のプログラム実
行制御を行うようにする。
よって、アドレス変換データＡの値により、新しいプロ
グラム状態制御情報１０は１０１となり得る。
グラム状態制御情報１０は１０１となり得る。
第３図において、１はＣＰＵ、４は命令レジスタ、５は
アドレス変換機構、８はＰＦＡ、９はメモリ、１１１は
ＣＰＵ１．１１に共通するデータ・ブロック（以下、共
通領域という）である。
アドレス変換機構、８はＰＦＡ、９はメモリ、１１１は
ＣＰＵ１．１１に共通するデータ・ブロック（以下、共
通領域という）である。
いま、ＣＰＵ１に割込みが発生したとするとＣＰＵ１は
共通領域１１１内にあるプログラム制御命令（機械語命
令）を命令レジスタに読出してくる。
共通領域１１１内にあるプログラム制御命令（機械語命
令）を命令レジスタに読出してくる。
その命令は前述の如く、オペランド・アドレスがアドレ
ス変換機構５によってアドレス変換され、ＣＰＵ１に固
有のＰＦＡ８に保持されているプログラム状態制御情報
を参照し得る。
ス変換機構５によってアドレス変換され、ＣＰＵ１に固
有のＰＦＡ８に保持されているプログラム状態制御情報
を参照し得る。
同様にＣＰＵ１１に割込みが発生したとすると、ＣＰＵ
１１は共通領域１１１内のプログラム制御命令を実行し
、ＣＰＵ１１に固有のＰＦＡ８１を参照し得る。
１１は共通領域１１１内のプログラム制御命令を実行し
、ＣＰＵ１１に固有のＰＦＡ８１を参照し得る。
以上説明した如く、本発明によれば、各ＣＰＵからの、
各ＣＰＵ固有のＰＦＡの参照が、通常のアドレス変換動
作でなされ・、ＰＦＡ参照のための特殊な装置を必要と
せず、□またプリフィクス値の設定は、特殊な命令によ
らず通常のアドレス変換データ設定命令で行える利点が
ある。
各ＣＰＵ固有のＰＦＡの参照が、通常のアドレス変換動
作でなされ・、ＰＦＡ参照のための特殊な装置を必要と
せず、□またプリフィクス値の設定は、特殊な命令によ
らず通常のアドレス変換データ設定命令で行える利点が
ある。
これまでの説明は、２つのＣＰＵを有するシステムにつ
いて述べてきたが、ＣＰＵの接続台数によらず実施可能
であることは言うまでもない。
いて述べてきたが、ＣＰＵの接続台数によらず実施可能
であることは言うまでもない。
第１図は従来のプリフィクス論理装置を内在する多重処
理システムの概略図、第２図はオペランド・アドレスが
アドレス変換可能なプログラム制御命令の概略機能図、
第３図は本発明の一実施例を示す多重処理システムの概
略図である。 図中、１，１１はＣＰＵ１２，２１は制御パネル、３，
３１はＰＦＲ，４，４１は命令レジスタ、５．５１はア
ドレス変換機構、６．６１はアドレスレジスタ、７．７
１はプリフィックス論理装置、８はＣＰＵ１に対応する
ＰＦＡ、８１はＣＰＵ１１に対応するＰＦＡ、９はＣＰ
ＵＩとＣＰＵ１１とが共有するメモリ、１０，１０１は
新らしいプログラム状態制御情報、１１１はＣＰＵ１
、ＣＰＵ１１に共通するデータ・ブロックである。 なお、図中同一符号は夫々同一または相当部分を示す。
理システムの概略図、第２図はオペランド・アドレスが
アドレス変換可能なプログラム制御命令の概略機能図、
第３図は本発明の一実施例を示す多重処理システムの概
略図である。 図中、１，１１はＣＰＵ１２，２１は制御パネル、３，
３１はＰＦＲ，４，４１は命令レジスタ、５．５１はア
ドレス変換機構、６．６１はアドレスレジスタ、７．７
１はプリフィックス論理装置、８はＣＰＵ１に対応する
ＰＦＡ、８１はＣＰＵ１１に対応するＰＦＡ、９はＣＰ
ＵＩとＣＰＵ１１とが共有するメモリ、１０，１０１は
新らしいプログラム状態制御情報、１１１はＣＰＵ１
、ＣＰＵ１１に共通するデータ・ブロックである。 なお、図中同一符号は夫々同一または相当部分を示す。
Claims (1)
- １ アドレス変換機構を有する複数の処理装置と、該複
数の処理装置が共有する主記憶装置とからなる多重処理
装置において、該主記憶装置内に各処理装置が共通に参
照できるデータ・ブロック領域を設定し、該データ・ブ
ロック領域内にはプログラムの状態制御を行う機械語命
令を保持させ、また、システム・プログラム生成時に各
処理装置に対して各々異なるアドレス変換情報を設、定
しておき、各処理装置が、前記データ・ブロック領域内
にある、プログラムの状態制御を行う機械語命令を実行
する場合に、該機械語命令の指定するオペランド・アド
レスに、上記の各処理装置毎の個有のアドレス変換情報
に基づいてアドレス変換を行なうことにより、各処理装
置個有のプリフィクス・エリアを生威し、参照しうるよ
うにしたことを特徴とする多重処理装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297778A JPS5854422B2 (ja) | 1978-04-12 | 1978-04-12 | 多重処理装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297778A JPS5854422B2 (ja) | 1978-04-12 | 1978-04-12 | 多重処理装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54134947A JPS54134947A (en) | 1979-10-19 |
| JPS5854422B2 true JPS5854422B2 (ja) | 1983-12-05 |
Family
ID=12651091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297778A Expired JPS5854422B2 (ja) | 1978-04-12 | 1978-04-12 | 多重処理装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854422B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447213Y2 (ja) * | 1985-08-20 | 1992-11-09 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955565A (ja) * | 1982-09-24 | 1984-03-30 | Fujitsu Ltd | マルチフア−ムウエア方式 |
| JPH0724049B2 (ja) * | 1984-02-23 | 1995-03-15 | 富士通株式会社 | データ処理装置 |
-
1978
- 1978-04-12 JP JP4297778A patent/JPS5854422B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447213Y2 (ja) * | 1985-08-20 | 1992-11-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54134947A (en) | 1979-10-19 |
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