JPS62226337A - 電子計算機 - Google Patents
電子計算機Info
- Publication number
- JPS62226337A JPS62226337A JP7025286A JP7025286A JPS62226337A JP S62226337 A JPS62226337 A JP S62226337A JP 7025286 A JP7025286 A JP 7025286A JP 7025286 A JP7025286 A JP 7025286A JP S62226337 A JPS62226337 A JP S62226337A
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- JP
- Japan
- Prior art keywords
- register
- address
- instruction
- memory
- iac3
- Prior art date
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 101001094545 Homo sapiens Retrotransposon-like protein 1 Proteins 0.000 abstract 4
- 101000689689 Oryzias latipes Alpha-1A adrenergic receptor Proteins 0.000 abstract 4
- 102100035123 Retrotransposon-like protein 1 Human genes 0.000 abstract 4
- 108010087367 P-glycoprotein 2 Proteins 0.000 abstract 3
- 102100039032 Phosphatidylcholine translocator ABCB4 Human genes 0.000 abstract 3
- 101001073409 Homo sapiens Retrotransposon-derived protein PEG10 Proteins 0.000 abstract 1
- 102100035844 Retrotransposon-derived protein PEG10 Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機の実行オペランドアドレスを算出
する多重間接アドレス指定方式に関するものであろう 〔従来の技術〕 第３図は従来の一般的なプログラム制御の基本シーケン
スのうち、アドレス指定の部分を示したフローチャート
であるうＣＰＵ （中央処理装置）において、命令レジ
スタに読出された命令フォーマットのオペレージ７７部
が制御装置で解読され。
する多重間接アドレス指定方式に関するものであろう 〔従来の技術〕 第３図は従来の一般的なプログラム制御の基本シーケン
スのうち、アドレス指定の部分を示したフローチャート
であるうＣＰＵ （中央処理装置）において、命令レジ
スタに読出された命令フォーマットのオペレージ７７部
が制御装置で解読され。
それがメモリアクセスを必要とする場合は、ステップ囚
のインストラクションカウンタのイ直がメモリアドレス
レジスタにセットされろう ステップのの間接アドレス指定の場合はステッ゛プ（例
のメモリ読出しが行われ、メモリアドレスレジスタに示
される記憶装置内のアドレスの内容がメモリデータレジ
スタに読込まれ、ステップθのメモリデータレジスタの
内容をメモリアドレスレジスタの内容とすることで、目
的とする実効オペランドアドレスを得るものである。
のインストラクションカウンタのイ直がメモリアドレス
レジスタにセットされろう ステップのの間接アドレス指定の場合はステッ゛プ（例
のメモリ読出しが行われ、メモリアドレスレジスタに示
される記憶装置内のアドレスの内容がメモリデータレジ
スタに読込まれ、ステップθのメモリデータレジスタの
内容をメモリアドレスレジスタの内容とすることで、目
的とする実効オペランドアドレスを得るものである。
従来のこの種の方式では命令コードのオペレーション部
で間接か非間接かを識別していたため。
で間接か非間接かを識別していたため。
間接アドレス指定であってもその多重度はせいぜい１で
任意の多重度を持たせていなかったつこの発明はかかる
欠点を改善するためＫなされたものであり、 ＣＰＵ内
の特定のレジスタに間接アドレス指定の多重度をセット
することにより、容易で、柔軟な、場合によっては隠蔽
性のあるプログラム作成を可能とする多重間接アドレス
指定方式電子計算機を提供するものである。
任意の多重度を持たせていなかったつこの発明はかかる
欠点を改善するためＫなされたものであり、 ＣＰＵ内
の特定のレジスタに間接アドレス指定の多重度をセット
することにより、容易で、柔軟な、場合によっては隠蔽
性のあるプログラム作成を可能とする多重間接アドレス
指定方式電子計算機を提供するものである。
〔問題点を解決するだめの手段〕
この発明に係る多重間接アドレス指定方式電子計算機は
ＣＰＵのレジスタ群の中にインダイレクト・アドレシン
グ・カウンタ（以下ＩＡＣと称す）を独自に設け、他の
レジスタ群および周辺装置と同様にｌ（４制御装置でコ
ントロールすることにより、 ＩＡＣの内容がＯにな
るまで間接アドレス指定を行うものである。
ＣＰＵのレジスタ群の中にインダイレクト・アドレシン
グ・カウンタ（以下ＩＡＣと称す）を独自に設け、他の
レジスタ群および周辺装置と同様にｌ（４制御装置でコ
ントロールすることにより、 ＩＡＣの内容がＯにな
るまで間接アドレス指定を行うものである。
この発明においては１間接アドレス指定の多重度を独立
したレジスタに持たせているため、当レジスタを制御部
でコントロールし、逐次カウントダウンさせることで任
意の間接アドレス指定を可能にするものであるう 〔実施例〕 第１図はこの発明の具体的構成を示した図である。
したレジスタに持たせているため、当レジスタを制御部
でコントロールし、逐次カウントダウンさせることで任
意の間接アドレス指定を可能にするものであるう 〔実施例〕 第１図はこの発明の具体的構成を示した図である。
図中１１）は記憶装置１１３１の番地情報をおくメモリ
アドレスレジスタ（以下ＭＡＲと称す）でＣＰＵから記
憶装置に読出し・書込みの動作を要求するときに。
アドレスレジスタ（以下ＭＡＲと称す）でＣＰＵから記
憶装置に読出し・書込みの動作を要求するときに。
この内容を番地情報として与えるっ（２）はメモリデー
タレジスタ（以ｉ’ＭＤＲと称す）で記憶装置１１３＋
に書込む、又は読出した情報をおくレジスタであるつ（
３）はインダイレクト・アドレシング・カウンタ（以下
ＩＡＣと称す）で間接アドレス指定の場合の多重度を示
すレジスタであろう（４）は命令カウンタ（以下ＩＮＣ
と称す）で、進行中のプログラムの位１４を示すレジス
タであり９次に実行すべき命令語が記憶されている記憶
装置ｔＩＪの番地情報を保持するものである。（５）は
命令レジスタ（以下ＩＮＲと称す）で現在実行すべき命
令語をおくレジスタであるうその内容のうちオペレーシ
ョン部は制御装置’Ｊ■の論理回路へわたされる。（９
）は演算装置（以下ＡＬＵと称す）で、四則演算、゛論
理演算等を行い、アキュームレータレジスタ（以下ＡＣ
Ｒと称す）の出力と、出力バス（８）を介して選択され
たレジスタの出力とが入力され、その演算出力を入力バ
ス（７）によって選択されたレジスタへ転送するっデー
タノ内容を変えることなく、レジスタからレジスタへ伝
送する動作やデータ内容ｆ：１だけ加減算してもとのレ
ジスタに入れなおす動作もＡＬＵ ヲ介して実行できる
。圓はＣＰＵ内の各部および周辺機器から入力される制
御信号で、 （１５１は出力信号であるっ０１）は記憶
袋ｆｉ １１３１とＭＤ Ｒ＋２１ ｉ中介するメモリ
データバス、Ｏ２け記憶装置１１３）とＭＡ ＲＩｌｌ
を中介するメモリアドレスバスであろう 第２図は当発明におけるプログラム制御の基本シーケン
スのうちアドレス指定の部分をフローチャートで示した
ものであるつまず記憶装置１１工から読出されＩ Ｎ
Ｒ（５１にセットされた命令のオペレーション部が制御
部＃ｔｘａで解読され、その結果多重間接指定の命令で
あった場合は間接アドレス指定の多重度がＩ Ａ Ｃ（
３１にセットされるっ次にステップ（１８で、 ＩＮ
Ｃ（４１で示される番地情報がＭＡ Ｒｉｌｌ Ｋセッ
トされ、ステップｆ１７）の判定でＩＡＣがＯでなけれ
ばステップｆ１８）に進み、記憶装置＋＋３）からＭＡ
ＲＩｌｌの内容に対応した番地が読出されｌ１ｉｉＤ
Ｒ１２ｊにセットされろうステップ＋１ｇｌでは、上５
己ＭＤ Ｒ（２１の内容がＭＡＲＩＩ）にセットされる
っステップ（イ））では。
タレジスタ（以ｉ’ＭＤＲと称す）で記憶装置１１３＋
に書込む、又は読出した情報をおくレジスタであるつ（
３）はインダイレクト・アドレシング・カウンタ（以下
ＩＡＣと称す）で間接アドレス指定の場合の多重度を示
すレジスタであろう（４）は命令カウンタ（以下ＩＮＣ
と称す）で、進行中のプログラムの位１４を示すレジス
タであり９次に実行すべき命令語が記憶されている記憶
装置ｔＩＪの番地情報を保持するものである。（５）は
命令レジスタ（以下ＩＮＲと称す）で現在実行すべき命
令語をおくレジスタであるうその内容のうちオペレーシ
ョン部は制御装置’Ｊ■の論理回路へわたされる。（９
）は演算装置（以下ＡＬＵと称す）で、四則演算、゛論
理演算等を行い、アキュームレータレジスタ（以下ＡＣ
Ｒと称す）の出力と、出力バス（８）を介して選択され
たレジスタの出力とが入力され、その演算出力を入力バ
ス（７）によって選択されたレジスタへ転送するっデー
タノ内容を変えることなく、レジスタからレジスタへ伝
送する動作やデータ内容ｆ：１だけ加減算してもとのレ
ジスタに入れなおす動作もＡＬＵ ヲ介して実行できる
。圓はＣＰＵ内の各部および周辺機器から入力される制
御信号で、 （１５１は出力信号であるっ０１）は記憶
袋ｆｉ １１３１とＭＤ Ｒ＋２１ ｉ中介するメモリ
データバス、Ｏ２け記憶装置１１３）とＭＡ ＲＩｌｌ
を中介するメモリアドレスバスであろう 第２図は当発明におけるプログラム制御の基本シーケン
スのうちアドレス指定の部分をフローチャートで示した
ものであるつまず記憶装置１１工から読出されＩ Ｎ
Ｒ（５１にセットされた命令のオペレーション部が制御
部＃ｔｘａで解読され、その結果多重間接指定の命令で
あった場合は間接アドレス指定の多重度がＩ Ａ Ｃ（
３１にセットされるっ次にステップ（１８で、 ＩＮ
Ｃ（４１で示される番地情報がＭＡ Ｒｉｌｌ Ｋセッ
トされ、ステップｆ１７）の判定でＩＡＣがＯでなけれ
ばステップｆ１８）に進み、記憶装置＋＋３）からＭＡ
ＲＩｌｌの内容に対応した番地が読出されｌ１ｉｉＤ
Ｒ１２ｊにセットされろうステップ＋１ｇｌでは、上５
己ＭＤ Ｒ（２１の内容がＭＡＲＩＩ）にセットされる
っステップ（イ））では。
ＩＡＣｔ３１の内容がＡＬＵ（９）を通過する間（Ｃ７
１だけ減じられＩＡＣ（３１にセットされる。
１だけ減じられＩＡＣ（３１にセットされる。
ここで再びステップａ′７１の判定に戻り、 ＩＡＣ
（３１の内容が０でなければ１Ｍ川（（２）の内容がそ
のままＡＬＵ経由でＭＡ ＲＩＩＪにセットされ記憶装
置１１３１からの読出しデータがＭＤ Ｒ（２１にセッ
トされろう以上の動作はＩ Ａ Ｃ＋３１がＯになるま
でくり返されるっＩ Ａ Ｃ＋３１がＯになった時点で
のＭＡ ＲＩｌｌの内容が多重間接アドレス指定の結果
得られる実効オペランドアドレスとなる。
（３１の内容が０でなければ１Ｍ川（（２）の内容がそ
のままＡＬＵ経由でＭＡ ＲＩＩＪにセットされ記憶装
置１１３１からの読出しデータがＭＤ Ｒ（２１にセッ
トされろう以上の動作はＩ Ａ Ｃ＋３１がＯになるま
でくり返されるっＩ Ａ Ｃ＋３１がＯになった時点で
のＭＡ ＲＩｌｌの内容が多重間接アドレス指定の結果
得られる実効オペランドアドレスとなる。
以上のようにこの発明は間接アドレス指定の際。
多重度をＣＰＵ内の独立したレジスタに持たせ、制イ卸
装置′谷によってコントロールさせることにより。
装置′谷によってコントロールさせることにより。
プログラマの指定に応じて任意の多重間接アドレス指定
を実現し、柔軟なソフトウェア開発を可能にする効果が
あるっ
を実現し、柔軟なソフトウェア開発を可能にする効果が
あるっ
第１図は本発明の全体の構成を示す図、第２図。
第３図はそれぞれ本発明および従来の発明におけるプロ
グラム側倒の基本シーケンスのうち、アドレス指定の部
分をフローチマートで示した図であるう図中、ｔｌ）は
メモリ了ドレスレジスタ、（２）はメモリデータレジス
タ、 （３１ｒｊインダイレクトアドレスカウンタ、
（４）は命令カウンタ、（５）は命令レジスタ、（６）
はアキニームレータレジスタ、（７）は入力バス、（８
）は出力バス、（９）は演算装：ａ、 ＋１０１は制御
装置。 （１１）ｔ’ｊメモリデータバス、 （１２１はメモ
リアドレスバス。 １１３１ ｆｄ記憶装Ｒ、（１４１，ｆ１５１けそれぞ
れ外部入力される制御信号、外部へ出力される出力信号
であるっ代理八大岩増雄
グラム側倒の基本シーケンスのうち、アドレス指定の部
分をフローチマートで示した図であるう図中、ｔｌ）は
メモリ了ドレスレジスタ、（２）はメモリデータレジス
タ、 （３１ｒｊインダイレクトアドレスカウンタ、
（４）は命令カウンタ、（５）は命令レジスタ、（６）
はアキニームレータレジスタ、（７）は入力バス、（８
）は出力バス、（９）は演算装：ａ、 ＋１０１は制御
装置。 （１１）ｔ’ｊメモリデータバス、 （１２１はメモ
リアドレスバス。 １１３１ ｆｄ記憶装Ｒ、（１４１，ｆ１５１けそれぞ
れ外部入力される制御信号、外部へ出力される出力信号
であるっ代理八大岩増雄
Claims (1)
- 各種命令やデータを保持する記憶装置と、進行中のプロ
グラムの位置を示す情報をおく命令カウンタと、上記命
令カウンタをもとに上記記憶装置に対する読み出し、書
き込み番地を算出する演算装置と、上記演算装置から得
られる番地情報をおくメモリアドレスレジスタと、上記
メモリアドレスレジスタにおかれた番地情報により、上
記記憶装置に書き込むまたは上記記憶から読み出した情
報を保持するメモリデータレジスタと、上記メモリアド
レスレジスタ、メモリデータレジスタと上記記憶装置と
を連接するメモリアドレスバス、メモリデータバスと、
上記メモリデータレジスタの内容を命令として保持する
命令レジスタと、上記メモリデータレジスタの内容をデ
ータとして保持するアキュームレータレジスタと、上記
命令レジスタの内容を解読し、制御信号により周辺装置
を制御する制御装置と、上記制御装置による解読結果、
間接アドレス指定の多重度を保持するインダイレクトア
ドレスカウンタと、上記すべてのレジスタ、カウンタお
よび演算装置をつなぐ入出力バスとを備えたことを特徴
とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025286A JPS62226337A (ja) | 1986-03-28 | 1986-03-28 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025286A JPS62226337A (ja) | 1986-03-28 | 1986-03-28 | 電子計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226337A true JPS62226337A (ja) | 1987-10-05 |
Family
ID=13426181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025286A Pending JPS62226337A (ja) | 1986-03-28 | 1986-03-28 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226337A (ja) |
-
1986
- 1986-03-28 JP JP7025286A patent/JPS62226337A/ja active Pending
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