JPS59174961A - メモリセグメント制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はメモリセグメント制御装置に係り、特にセグメ
ント分割された大容量のメモリを直接番地指定によりア
クセス可能としたメモリセグメント制御装置に関する。

〔発明の技術的背景〕　　　　□ 一般に用いられる８ピツトのマイクロプロセッサの場合
、直接番地指定の出来るメモリ空間は最大で６４にノζ
イトであり、それ以上のメモリ空間が必要な場合はメモ
リを複数のセグメントに分けてこれを切換えて用いる必
要がある。この様な場合に複数のメモリセグメントを切
換えてメモリ空間の拡張を行なうのがメモリセグメント
制御装置である。

第１図は従来のメモリセグメン・ト制御装置のブロック
図である。同図に於いて、′Ｏ”セグメントメモリ２と
１”セグメントメモリ３はセグメントレジスタ４に書き
込まれた情報により切換えて用いる事が可能である。中
央処理装置（以下、　ＣＰＵと称する）工はアドレスバ
スＡＤＤＲＥＳＳにｏ”セグメントメモリ２−及び″′
１″セグメントメモリ３をアクセスすべく番地量カビ行
なう。一方。

ＣＰＵＩ、　　０”セグメントメモリ２．′″１”セグ
メントメモリー３及びセグメントレジスタ４間のデータ
のやり取りはデータバスＤＡＴＡを介して行なわれる。

かかる構成によれば、ＣＰＵＩよりセグメントレジスタ
４にメモリの切換情報をセットする事により、　　”ｏ
”セグメントメモリ２．′１″セグメントメモリ３のい
ずれかが選択的に利用可能となり、ＣＰＵ１からアドレ
スバスＡＤＤＲＥＳＳにメモリ番地を出力するだけで任
意のメモリ番地をアクセスする事が出来る。例えば、４
バイトのアドレスバスでメモリ番地を指定する場合、各
メモリセグメント毎に最大６４にバイト、合計１２８に
バイトのメモリ空間が利用可能となる。

〔背景技術の問題点〕

つまり、第１図の構成によれば、ＣＰＵＩで直接指定可
能となる訳であるが、メモリセグメント間にまたがって
プログラミングを行なう必要が生じた場合、セグメント
間でのジャンプやデータ参照を直接性なう事が出来ない
。この為、プログラム作成の上での制約が大きく、実用
上の問題も少なくない。

〔発明の目的〕

従って１本発明の目的は直接番地指定の可能なメモリ空
間をメモリセグメントを複数個設ける事によって拡張す
ると共にメモリセグメント間にまタカるプログラミング
を容易に実施可能としたメモリセグメント制御装置を提
供するにある。

〔発明の概要〕

上記目的を達成するために、本発明は中央処理装置のマ
シンサイクルがオペレーションコードサイクルである事
を判定するタイミング制御手段と。

中央処理装置からのオペレーションコードヲテコードし
てフェッチサイクル数を決定する手段と。

タイミング制御手段出力と７工ツチサイクル数決定手段
出力に基いてマシンサイクルを第１サイクル群と第２サ
イクル群に分ける手段と、中央処理装置から共通のアド
レスコードな入力される第１のメモリと第２のメモリの
アクセスを第１サイクル群と第２サイクル群で切換える
論理子役とを備えるメモリセグメント制御装置を提供す
るものである。

〔発明の実施例〕

以下１図面を参照しながら本発明の詳細な説明する。

第２図は本発明の一実施例に係るメモリセグメント制御
装置のブロック図である。同図に於いて、コードメモリ
６はＣＰＵＩより出力されるオペレーションコーＦ：′
ヲデコーｒ−（る。ローＰアドレスレジスタ７はオペレ
ーションコードが値数バイトで構成されろ命令の場合に
コードメモリ６によろデコーＰデータを切換えるために
設けられる。マシンサイクルカウンタ８はコードメモリ
６からの出力をローＰＬ、オペランド数のマシンサイク
ル数をカウントする。タイミング制御部９はＣＰＵＩか
ら出力される各種制御信号、つまりコードメモリ１９、
データメモリ２０”ｆアクセスすべく出力されるメモリ
リクエスト信号ＭＲＱ、入出力を要求する入出力リフニ
ス）　信号Ｉ　９　ＲＱ−オペレーションコードのフェ
ッチ巾な示す信号ＭＩＦ等の他ノンマシンインストラク
ション信号ＮＭＩをもとに、コードアＰレスレジスタ７
、マシンサイクルカウンタ８にデータロードストローブ
ＬＤ　、マシンサイクルストローブＭＣ８を与え、更に
コードメモリ１９とデータメモリ加のいずれかのメモリ
をアクセスするための選択信号ＭＲＱ等を発生する。ゲ
ート１０はマシンサイクルカウンタ８がローＰバイト数
だけのカウントを行なった後、マシンサイクルカウント
ストローブＭＣ８がマシンサイクルカウンタ８にクロッ
クＣＬＫとして入力されないようにするべく設けられる
。一方、ゲートｔｉはマシンサイクルカウンタ８がコー
ド指定を示す値になっていることを示すカウンタ信号Ｃ
ＮＴと、タイミング制御部９から出力されるオペレーシ
ョンコードのフェッチヲ示す信号ＯＰ　−ＦＣＨとの論
理和乞とり、実行中のマシンサイクルがコードメモリ６
へのアクセスサイクルであることを保証している。イン
ノミータ１２はマシンサイクルカウンタ８０反転出力を
ゲート１４に与えている。ゲート１３はＣＰＵＩから出
力されるす−ド信号ＲＤ、ライト信号ＷＲがコードメモ
リ１９及びデータメモリ加に対するものであることを示
すべくタイミング制御部９から出力される信号ＭＲＱと
ゲート１１の出力信号との論理積をとり、コードメモリ
１９のり−Ｐ／ライトストローブのゲート信号を発生す
る。一方、ゲート１４はゲート１３と同様にデータメモ
リ２０のり−）″／ライトストローブのゲート信号を発
生する。グー）　１５　、１６は各々ゲート１３の出力
とＣＰＵＩからのリード信号ＲＤ、ライト信号ＷＲの論
理積をとり、コードメモリ１９にリードストローブＣＭ
−ＲＤまたはライトストローブＣＭ−ＷＲを入力する。

ゲート１７　、１８は各々ゲート１４の出力とＣＰＵＩ
からのリード信号ＲＤ、ライト信号ＷＲの論理積をとり
、データメモリ加にり−ｒバストーブＤＭ−ＲＤまたは
ライトストローブＤＭ−ＷＲ’に入力する。ちなみに、
コードメモリ１９はプログラム中の命令のコード部のみ
を格納する作用７有［−、データメモリ２０はプログラ
ム中の命令のデータ部のみを格納する作用を有する。

かかる構成に於いて、　ＣＰＵＩがオペレーションコー
ドフェッチ中であれば、その事を示すオペレーションコ
ードフェッチ信号ＭＩＦが出力される。

また、コードメモリ１９やデータメモリ加へのデータの
り一ド／ライトがある場合はメモリリクエスト信号ＭＲ
Ｑが入出力部のアクセスがある場合は入出力リクエスト
信号１０ＲＱが、メモリや入出力部に対するデータのり
−Ｐ／ライトストローブであるリード信号ＲＤ、ライト
信号ＷＲと共に出力される。

ＣＰＵＩがアクセスするメモリデータとしては命令のニ
ー１部及びデータ部があるが、ニー１部とデータ部とで
はメモリ内容の使われ方が異なる。

データ部の内容はニー１部の内容次第でメモリ空間を設
定でき、従ってニー１部とデータ部が全く独立したメモ
リ空間に置かれていてもプログラム上は何ら支障となら
ない。従って、メモリアクセスがコードかデ′−夕かに
より各々の独立したメモリ空間にあるメモリにアクセス
されても問題とならない。

このような点に鑑みて、メモリ空間をコードメモリ１９
とデータメモリ頷とに分けて各々ＣＰＵＩより直接アク
セス可能なメモリとして別々に格納すればｉ倍のメモリ
空間を持つことが可能となり且つ容易にメモリｇ埋を行
う事が出来る。

次に、第２図の構成に於いて、その動作を第３図のタイ
ムチャートに従って説明する。ちなみに。

第３図（Ａ）はオペレーションコードフェッチ信号ＭＩ
Ｆのタイミング、同（Ｂ）はメモリリクエスト信号ＭＲ
Ｑのタイミング、同（Ｃ）はリード信号ＲＤのタイミン
グ、同（Ｄ）、　（Ｅ）はそれぞれコードメモリ１９．
データメモリかのリードストローブ信号ＣＭ−ＲＤ。

ＤＭ−ＲＤのタイミングをそれぞれ示すものである。

またＭ１〜Ｍ５は第１〜第５サイクルのマシンサイクル
を示すものである。

まず、ＣＰＵＩにて命令実行する場合の動作例として、
ザイログ社（会社名）のマイクロプロセッサｚ８０（商
品名）で用いられているＬＤＵＲＬ。

（ｎｎ）命令を実行する場合について説明する。この命
令は、ＨＬレジスタにｎｎ及びｎｎ＋１番地のメモ！Ｊ
内容’ｒロードする命令である。この命令のマシンサイ
クルは５サイクルであり、エサイクルＭ１はオペレーシ
ョンコーｒフェッチ、２，３サイク／ｌ／Ｍ２．Ｍ３は
アドレスフェッチ、４，５サイクルＭ４．Ｍ５はメモリ
データフェッチである。従って。

この命令の場合は最初の３サイクルＭ１〜Ｍ３はコード
メモリ１９よりリード、後の２サイクルＭ４゜Ｍ５はデ
ータメモリ茄よりリードするよ５１Ｃなっていれば良い
。

１サイクルＭ１を示す信号として＋２ＣＰＵ１より出力
されるオペレーションコードフェッチ信号ＭＩＦカある
。しかしながらこのオペレーションコードフェッチ信号
ＭＩＦは他のノンマシンインストラクションの実行時や
割込サービス実行時にも発生する。前者の場合にはデー
タバスＤＡＴＡに発生するデータとは無関係にマシンサ
イクルが推移する。従って、タイミング制御部ではノン
マシンインストラクション信号猪■を検知し、状態がノ
ンマシンインストラクションサイクルであればセグメン
ト制御に関する回路が動作しないようにしている。また
、後者の場合はメモリリクエスト信号ＭＲＱが発生しな
いので、メモリリクエスト信号ＭＲＱが発生しない１サ
イクルＭ１ではセグメント制御に関する回路が動作しな
いように１−でいる。

この様な例外を除いた１サイクルＭ１においては。

メモリのリードが強制的にコードメモリ１９に対して行
なわれるよう論理和のゲート１１を介１−てアクセス信
号を発生させている。併せて、この１サイクルＭ１にて
データバスＤＡＴＡに策せられるブータラコードメモリ
６のアドレスに入力することにヨリ、オペレーションコ
ードに相当するアドレスの内容が読み出されその内容が
マシンサイクルカウンタ８及びコードアドレスレジスタ
７にロードサレル。コードアドレスレジスタフはオペレ
ーションコードが２バイトとなっている場合、２バイト
目のオペレーションコーｒによりデコードできるようコ
ードメモリ６のアドレスを切換える役目をしている。

マシンサイクルカウンタ８にロードされるデータハオペ
レーションコート後のコートメモリ１９へのアクセス回
数を示すものであり、このアクセス回数分のカウントを
終了するとカウンタ出力信号ＣＮＴが反転し、カウント
動作を停止し、引き続き行なわれるメモリへのアクセス
がデータメモリ２０へのアクセスとなることを示す。

ゲート１０はタイミング制御部から発生するマシンサイ
クルごとのスト、ロープをゲートし、マシンサイクルカ
ウンタ８のカウンタ出力信号ＣＮＴの反転後ハマシンサ
イクルカウンタ８の出力信号ＣＮＴが変わらないように
カウンタクロックａＬＫｋ停止する働きを（−でいる。

一方、ゲート１１はマシンサイクルカウンタ８の出力信
号ＣＮＴ及びオペレーションコー￥７エツチ信号ＯＰ　
−Ｆ　ＣＨな用い一’（メモリアクセスをコートメモリ
エ９に行なうかデータメモリ加に行なうかの切換えを行
っている。ゲート１１の出力信号とメモリリクエスト信
号ＭＲＱの論理積をとった信号、つまりグー）１３の出
力信号をゲート１５　、１６に与え、ＣＰＵＩからのリ
ード信号ＲＤまたはライト信号ＷＲと論理積をとること
により。

コートメモリ１９に対するリードストローブ信号ＣＭ−
ＲＤまたはライトストローブ信号ＣＭ−ＷＲを発生させ
ることによりコートメモリ１９ヲアクセスすることが出
来る。この場合、アドレスの指定はＣＰＵＩよりアドレ
スバスＡＤＤＲＥＳＳを介して直接室なわれる。一方、
カウンタ８のカウンタ出力信号ＣＮＴとインバータ１２
を介（−で得られる信号との論理積をとった信号、つま
りゲート１４の出力信号をゲート１７　、１８に与え、
ＣＰＵＩからのリート信号ＲＤまたはライト信号ＷＲと
論理積をとることによりデータメモリ加に対するリード
ストローブ信号ＤＭ−ＲＤまたＩＩ′！ライトストロー
ブ信号ＤＭ−ＷＲ欠全発生せ、これによりデータメモリ
２０ヲアクセスすることが出来る。この場合、アドレス
の指定はＣＰＵＩよりアドレスバスＡＤＤＲＥＳＳ’！
ｉ’介して直接室なわれる。つまり、基本的にはマシン
サイクルカウンタ８の出力信号ＣＮＴ及びメモリリクエ
スト信号ＭＲＱに基いてコードメモリ１９、データメモ
リ２０Ｙ切換えてアクセスすることが出来る。

ちなみに、第３図のタイムチャートに示］−だ例では、
マシンサイクルＭ３でリード信号ＲＤの出力が行なわれ
た後、マシンサイクルカウンタ８の出力信号ＣＮＴが反
転し、メモリのリート信号がコードメモリ１９に対する
リードストローブ信号ＣＭ−ＲＤからデータメモリ２０
に対するリードストローブ信号ＤＭ−ＲＤＩＣ切換わる
。上述した如き動作を通じて、メモリ空間を２バイトの
アドレス信号で直接番地指定する場合、６４にバイトか
ら１２８にバイトへ拡張することができる。

なお、第２図に示す如き回路ブロックを実際にデスクト
ップコンピュータ等に適用するに肖って。

ＲＯＭペースのベーシックプログラムを内蔵させたり、
その他の標準プログラムをＲＯＭに実装させる要求が発
生し得る。

この様な要求に対しては、コードメモリ１９及びデータ
メモリ加の一部ビプログラムを内蔵したＲＯＭとし、残
り′ｌｉｒ：ＲＡＭで構成する方法や、全メモリ領域の
特定の範囲のみメモリアクセスｙ　ＲＯＭで構成される
コートメモリ１９に対してだけ行なう如（構成すればよ
い。上述の各方法はアドレスデコーダを設け、ゲート１
３．１４ＶＣ対して条件追加するだけで実現可能である
。

なお、上記実施例はザイログ社の２８０　（７５５品名
）をターゲラ）　ＣＰＵとして用いた場合を例示したが
本発明の実施はこれに限定されるものではな（、他のあ
らゆる形式のマイクロプロセッサに対【−でも適用可能
である。

〔発明の効果〕

以上述べた如（、本発明によれば、極めて簡単な構成に
於いて、直接番地指定可能なメモリ領域を、プログラミ
ングに対する制約を生じる事なく拡張可能な新規のメモ
リセグメント制御装置を得ることが出来る。

【図面の簡単な説明】

第１図ｔま従来のメモリセグメント？１ｆｉＪ御装置の
ブロック図、 第２図は本発明の一実施例に係るメモリセグメント制御
装置のブロック図、 第３図は第２図の構成の動作を説明するためのタイムチ
ャートである。 １・・・ＣＰＵ、６・・・コードメモリ、７・・・コー
ドアドレスレジスタ、計・・マシンサイクルカウンタ。 ９・・・タイミング制御３．１９・・・コードメモリ。 茄・・・データメモリ。

Claims (1)

【特許請求の範囲】
1. 中央処理装置のマシンサイクルがオペレーションコード
   サイクルである事を判定するタイミング制御手段と、中
   央処理装置からのオペレーションコーｒをデコードして
   フェッチサイクル数を決定する手段と、タイミング制御
   手段出力とフェッチサイクル数決定手段出力に基いてマ
   シンサイクルを第１サイクル群と第２サイクル群に分け
   る手段と、中央処理装置から共通のアドレスコードが入
   力される第１のメモリと第２のメモリのアクセスを第１
   サイクル群と第２サイクル群で切換える論理手段とを備
   える事を特徴とするメモリセグメント制御装置。