JPS6134642A - アクセス領域へのアクセス制御方式 - Google Patents
アクセス領域へのアクセス制御方式Info
- Publication number
- JPS6134642A JPS6134642A JP15660584A JP15660584A JPS6134642A JP S6134642 A JPS6134642 A JP S6134642A JP 15660584 A JP15660584 A JP 15660584A JP 15660584 A JP15660584 A JP 15660584A JP S6134642 A JPS6134642 A JP S6134642A
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- JP
- Japan
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- access
- bus
- register
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は物理的には複数あるが論理的には１つのアクセ
ス領域としてアクセスする制御を、そのアクセス領域を
論理的にも複数あるものとしてアクセスし得るように改
善したアクセス領域へのアクセス制御方式に関する。
ス領域としてアクセスする制御を、そのアクセス領域を
論理的にも複数あるものとしてアクセスし得るように改
善したアクセス領域へのアクセス制御方式に関する。
情報処理装置にその中央処理装置からアクセスし得る領
域が幾つかある。そのようなアクセス領域のうちには、
情報処理装置で用いられる言語等によって異なったアク
セス態様でアクセスされ得ることが要求されて来るもの
がある。
域が幾つかある。そのようなアクセス領域のうちには、
情報処理装置で用いられる言語等によって異なったアク
セス態様でアクセスされ得ることが要求されて来るもの
がある。
これは上述のようなアクセスを処理中に現出させること
により、記憶容量を一時的に増加させて処理性能を向上
させたいことから要請されて来る事柄である。
により、記憶容量を一時的に増加させて処理性能を向上
させたいことから要請されて来る事柄である。
上述のようなアクセス領域の例として２．＠理的には２
つ用意されてはいるが、論理的には１つのものとしてし
かアクセス手段には見えない構成のレジスタファイルを
あげることが出来る。
つ用意されてはいるが、論理的には１つのものとしてし
かアクセス手段には見えない構成のレジスタファイルを
あげることが出来る。
従って、そのようなアクセス制御態様では、物理的には
２倍の記憶容量があるにも拘らず、その記憶容量を２分
の１として使用していることになる。このことはその記
憶容量の拡張使用の道、即ち、レジスタファイルの記憶
容量が必要に応じて増加した態様でソフトウェアに見え
させてレジスタファイルを柔軟に使用したいという道が
閉ざされていることを意味する。
２倍の記憶容量があるにも拘らず、その記憶容量を２分
の１として使用していることになる。このことはその記
憶容量の拡張使用の道、即ち、レジスタファイルの記憶
容量が必要に応じて増加した態様でソフトウェアに見え
させてレジスタファイルを柔軟に使用したいという道が
閉ざされていることを意味する。
本発明は上述の問題点を解決し得るアクセス領域へのア
クセス制御方式を提供するもので、その手段は物理的に
複数用意され第１のモードでは論理的に前記複数以内の
任意の数のアクセス領域として動作され得、第２のモー
ドでは論理的に前記任意の数より大きくて前記複数以内
のアクセス領域として動作され得るアクセス領域と、前
記２つのモーｌ：を切り換えるモー１′切換え手段と、
前記両モードで前記アクセス領域をアクセスし得るアク
セス手段とを備えて構成したものである。
クセス制御方式を提供するもので、その手段は物理的に
複数用意され第１のモードでは論理的に前記複数以内の
任意の数のアクセス領域として動作され得、第２のモー
ドでは論理的に前記任意の数より大きくて前記複数以内
のアクセス領域として動作され得るアクセス領域と、前
記２つのモーｌ：を切り換えるモー１′切換え手段と、
前記両モードで前記アクセス領域をアクセスし得るアク
セス手段とを備えて構成したものである。
以下、添（＝Ｊ図面を参照しながら、本発明の詳細な説
明する。
明する。
第１図は本発明の第１の実施例を示す。この図において
、１は制御記憶装置（図示せず）に接続されたマクロ命
令読み出しレジスタで、これに読み出されるマイクロ命
令で本発明との関係で意味を有するフィールドはオペレ
ーションコード（ＯＰコード）フィールドＩ ＡＸＢ
ｕ ｓ −ＡＶ−スフイールドＩＢ、Ｂｕｓ−Ｂソース
フィールドＩＣ。
、１は制御記憶装置（図示せず）に接続されたマクロ命
令読み出しレジスタで、これに読み出されるマイクロ命
令で本発明との関係で意味を有するフィールドはオペレ
ーションコード（ＯＰコード）フィールドＩ ＡＸＢ
ｕ ｓ −ＡＶ−スフイールドＩＢ、Ｂｕｓ−Ｂソース
フィールドＩＣ。
及びＢｕｓ−ＣデスティネーションフィールドＩＤであ
る。
る。
レジスタ１のオペレーションコードフィールドＩＡとＢ
ｕｓ−ＡソースフィールドＩＢの先頭ビットとがり一ド
イネーブル信号発生回路２へ接続されている。Ｂｕｓ−
ＡソースフィールドＩＢの残りのビット及びリードイネ
ーブル信号発生回路２の出力がレジスタファイルＲＦ’
のアクセス部３に接続されている。上述１３ｕｓ−Ａ
ソースフィールドＩＢの先頭ビットはそれが１のときレ
ジスタファイルＲＦ’ へのアクセスを許容し、０のと
きその他のレジスタ（図示せず）へのアクセスを許容す
る如く用いられる。Ｂｕｓ−ＡソースフィールドＩＢの
残りのビットはレジスタファイルＲＦ゛中の特定のレジ
スタを指定するためのものである。
ｕｓ−ＡソースフィールドＩＢの先頭ビットとがり一ド
イネーブル信号発生回路２へ接続されている。Ｂｕｓ−
ＡソースフィールドＩＢの残りのビット及びリードイネ
ーブル信号発生回路２の出力がレジスタファイルＲＦ’
のアクセス部３に接続されている。上述１３ｕｓ−Ａ
ソースフィールドＩＢの先頭ビットはそれが１のときレ
ジスタファイルＲＦ’ へのアクセスを許容し、０のと
きその他のレジスタ（図示せず）へのアクセスを許容す
る如く用いられる。Ｂｕｓ−ＡソースフィールドＩＢの
残りのビットはレジスタファイルＲＦ゛中の特定のレジ
スタを指定するためのものである。
レジスタ１のオペレーションコードフィールドＩＡと１
３ｕｓ−ＢソースフィールドＩＣの先頭ビットとがリー
ドイネーブル信号発生回路２゛へ接続されている。この
場合にも、Ｂｕｓ−ＢソースフィールドＩＣの残りのビ
ット及びリードイネーブル信号発生回路２゛の出力がレ
ジスタファイルＲＦ”のアクセス部４に接続されている
。Ｂｕｓ−Ｂソースフィールドの先頭ビットの意味内容
はＢｕｓ−Ａソースフィールドの先頭ビットと同じであ
り、残りのビットも同様である。
３ｕｓ−ＢソースフィールドＩＣの先頭ビットとがリー
ドイネーブル信号発生回路２゛へ接続されている。この
場合にも、Ｂｕｓ−ＢソースフィールドＩＣの残りのビ
ット及びリードイネーブル信号発生回路２゛の出力がレ
ジスタファイルＲＦ”のアクセス部４に接続されている
。Ｂｕｓ−Ｂソースフィールドの先頭ビットの意味内容
はＢｕｓ−Ａソースフィールドの先頭ビットと同じであ
り、残りのビットも同様である。
）３ｕｓ−Ｃデスティネーションフィールドの先頭ピン
ト及びその次のビットが書込みイネーブル信号発生回路
５に接続されている。これら両ピントが００であるとき
回路５からライトイネーブル信号ＷＥが発生し、その出
力がノアゲート６．７を経てレジスタファイルＲＦ”及
びＲＦ″のアクセス部８．９の反転入力に供給されるよ
うに構成されている。上記両ピントが０１であるとき回
路５からライトイネーブル信号ＷＥ”が発生ずる。
ト及びその次のビットが書込みイネーブル信号発生回路
５に接続されている。これら両ピントが００であるとき
回路５からライトイネーブル信号ＷＥが発生し、その出
力がノアゲート６．７を経てレジスタファイルＲＦ”及
びＲＦ″のアクセス部８．９の反転入力に供給されるよ
うに構成されている。上記両ピントが０１であるとき回
路５からライトイネーブル信号ＷＥ”が発生ずる。
その出力はノア回路６に接続されている。上記両ビット
が１０のとき回路５からライトイネーブル信号ＷＥ”が
発生する。その出力はノア回路７に接続されている。上
記両ビットが１１のとき、レジスタファイルＲＦ゛、Ｒ
Ｆ″以外のレジスタ等がアクセスされることを意味し、
ＷＥ、ＷＥ’ 。
が１０のとき回路５からライトイネーブル信号ＷＥ”が
発生する。その出力はノア回路７に接続されている。上
記両ビットが１１のとき、レジスタファイルＲＦ゛、Ｒ
Ｆ″以外のレジスタ等がアクセスされることを意味し、
ＷＥ、ＷＥ’ 。
ＷＥ”のいずれも発生しない。
Ｂｕｓ−Ｃデスティネーションフィールドの残りのピン
トはレジスタファイルＲＦ’ 、ＲＦ”の特定のレジス
タをアクセスするためのアドレスとして用いられる。
トはレジスタファイルＲＦ’ 、ＲＦ”の特定のレジス
タをアクセスするためのアドレスとして用いられる。
レジスタファイルＲＦ’ の出力はハスＢｕｓ−Ａを介
して算術論理演算ユニソ）ＡＬＵの一方の入力に接続さ
れ、レジスタファイルＲＦ”の出力はパスＢｕｓ−Ｂを
介して算術論理演算ユニットＡＬＵの他方の入力に接続
されている。算術論理演算ユニットＡＬＵの出力はハス
Ｂｕｓ−Ｃを介してレジスタファイルＲＦ’、ＲＦ”の
入力に接続されている。
して算術論理演算ユニソ）ＡＬＵの一方の入力に接続さ
れ、レジスタファイルＲＦ”の出力はパスＢｕｓ−Ｂを
介して算術論理演算ユニットＡＬＵの他方の入力に接続
されている。算術論理演算ユニットＡＬＵの出力はハス
Ｂｕｓ−Ｃを介してレジスタファイルＲＦ’、ＲＦ”の
入力に接続されている。
次に、上述のような構成におけるレジスタファイルへの
アクセス態様を説明する。
アクセス態様を説明する。
その読み出しにおいては、マイクロ命令読み出しレジス
タ１へ制御記憶装置から読み出されたマイクロ命令のオ
ペレーションコードフィールドＩＡ及びＢｕｓ−Ａソー
スフィールドの先頭ヒツトによってレジスタファイルＲ
Ｆ’ へのアクセスが許容され、Ｂｕｓ−Ａソースフィ
ールドの残りのビットによって指定されるレジスタファ
イルＲＦ’のレジスタの内容がバスＢｕｓ−Ａ上に出力
されると同時に、オペレーションコードフィールドＩＡ
及びＢｕｓ−Ｂソースフィールドの先頭ビットによって
レジスタファイルＲＦ”へのアクセスが許容され、１３
ｕｓ−Ｂソースフィールドの残りのビットによって指定
されるレジスタファイルＲＦ”のレジスタの内容がハス
Ｂｕｓ−Ｂ上ムこ出力される。
タ１へ制御記憶装置から読み出されたマイクロ命令のオ
ペレーションコードフィールドＩＡ及びＢｕｓ−Ａソー
スフィールドの先頭ヒツトによってレジスタファイルＲ
Ｆ’ へのアクセスが許容され、Ｂｕｓ−Ａソースフィ
ールドの残りのビットによって指定されるレジスタファ
イルＲＦ’のレジスタの内容がバスＢｕｓ−Ａ上に出力
されると同時に、オペレーションコードフィールドＩＡ
及びＢｕｓ−Ｂソースフィールドの先頭ビットによって
レジスタファイルＲＦ”へのアクセスが許容され、１３
ｕｓ−Ｂソースフィールドの残りのビットによって指定
されるレジスタファイルＲＦ”のレジスタの内容がハス
Ｂｕｓ−Ｂ上ムこ出力される。
これら両ハス上のデータが算術論理演算ユニットＡＬＵ
での演算処理に用いられ、その結果がハスＢｕｓ−Ｃ−
ヒに出力される。
での演算処理に用いられ、その結果がハスＢｕｓ−Ｃ−
ヒに出力される。
そのハスＢｕｓ−Ｃ上の演算結果データはＢ ｕｓ−Ｃ
デスティネーションフィールドの先頭ヒント及びその次
のビットによって次のような態様でレジスタファイルＲ
Ｆ’ 、ＲＦ”に書き込まれる。
デスティネーションフィールドの先頭ヒント及びその次
のビットによって次のような態様でレジスタファイルＲ
Ｆ’ 、ＲＦ”に書き込まれる。
即ち、上記両ビットが００のときにはライトイネーブル
信号発生回路５からライトイネーブル信号ＷＥが発すさ
れてレジスタファイルＲＦ’及びＲＦ”が共に書き込み
可能にされ、Ｂｕｓ−Ｃデスティネーションフィールド
ＩＤの残りのビットによって指定されるレジスタにハス
Ｂｕｓ−Ｃ上のデータが書き込まれる。
信号発生回路５からライトイネーブル信号ＷＥが発すさ
れてレジスタファイルＲＦ’及びＲＦ”が共に書き込み
可能にされ、Ｂｕｓ−Ｃデスティネーションフィールド
ＩＤの残りのビットによって指定されるレジスタにハス
Ｂｕｓ−Ｃ上のデータが書き込まれる。
しかしながら、上記両ピントが０１又は１０のときには
パスＢｕＳ−Ｃ上のデータはレジスタファイルＲＦ’又
はＲＦ″の一方にしか書き込まれない。これは上記両ビ
ットが０１のときにはライトイネーブル信号ＷＥ’が発
生され、上記両ピントが１０のときにはライトイネーブ
ル信号ＷＥ″が発生されるからである。
パスＢｕＳ−Ｃ上のデータはレジスタファイルＲＦ’又
はＲＦ″の一方にしか書き込まれない。これは上記両ビ
ットが０１のときにはライトイネーブル信号ＷＥ’が発
生され、上記両ピントが１０のときにはライトイネーブ
ル信号ＷＥ″が発生されるからである。
このように、物理的に２つあるレジスタファイルＲＦ’
、ＲＦ”をマイクロ命令上のフィールドの制御によっ
て論理的にも２つのレジスタファイルとしてアクセスし
得るから、一時的にレジスタファイルの容量を拡張し得
ることとなる。これは不可能であった処理を可能にし或
いは処理性能を向上させ得ることを意味する。
、ＲＦ”をマイクロ命令上のフィールドの制御によっ
て論理的にも２つのレジスタファイルとしてアクセスし
得るから、一時的にレジスタファイルの容量を拡張し得
ることとなる。これは不可能であった処理を可能にし或
いは処理性能を向上させ得ることを意味する。
このような処理において、ＲＦ’ とＲＦ″との間で、
ＲＦ’ のレジスタＲ１とＲ’Ｆ″のレジスタＲ１との
値が一致しているものとして扱われるか否かの管理はマ
イクロプログラムの各ステップで行なう必要がある。
ＲＦ’ のレジスタＲ１とＲ’Ｆ″のレジスタＲ１との
値が一致しているものとして扱われるか否かの管理はマ
イクロプログラムの各ステップで行なう必要がある。
第２図は本発明の第２の実施例を示す。この実施例は第
１の実施例がマイクロ命令毎のモードの切換えを可能に
しているのを、予め決められるマイクロ命令ステンプ区
間毎にモードの切換えを生じさせるようにしたことに第
１の実施例との差違がある。そのために、レジスタファ
イル書込み制御レジスタＣＲを設け、そこにセットされ
るピントパターンによって各ピッｌ対応のレジスタファ
イルのレジスタがＲＦ’ とＲＦ”との間で同一のもの
として管理されるか、区別して管理されるかが制御され
る。つまり、レジスタＣＲの或ビット、例えばｉ （
０〜１５のうちの１つ。但し、レジスタＣＲの幅は１６
ビツト、レジスタファイルＲＦ’。
１の実施例がマイクロ命令毎のモードの切換えを可能に
しているのを、予め決められるマイクロ命令ステンプ区
間毎にモードの切換えを生じさせるようにしたことに第
１の実施例との差違がある。そのために、レジスタファ
イル書込み制御レジスタＣＲを設け、そこにセットされ
るピントパターンによって各ピッｌ対応のレジスタファ
イルのレジスタがＲＦ’ とＲＦ”との間で同一のもの
として管理されるか、区別して管理されるかが制御され
る。つまり、レジスタＣＲの或ビット、例えばｉ （
０〜１５のうちの１つ。但し、レジスタＣＲの幅は１６
ビツト、レジスタファイルＲＦ’。
ＲＦ″は各々１６個のレジスタを含むものとする。）が
“１”で、且つレジスタファイルがアクセスされること
を意味するＢｕｓ−Ｃデスティネーションフィールドの
先頭ビットが“１゛であるならば、上記或ビットに対応
するレジスタファイルのレジスタを指定する１３ｕｓ−
Ｃデスティネーションフィールドのアドレス部分がデコ
ー］゛回路１０に供給されたとき対応する出力線＋−１
上に“１゛の信号が発生するから、対応するアントゲ−
）Ａ＋から出力信号が発生され、結果としてオアゲート
１１からライトイネーブル信号ＷＥが発生される。
“１”で、且つレジスタファイルがアクセスされること
を意味するＢｕｓ−Ｃデスティネーションフィールドの
先頭ビットが“１゛であるならば、上記或ビットに対応
するレジスタファイルのレジスタを指定する１３ｕｓ−
Ｃデスティネーションフィールドのアドレス部分がデコ
ー］゛回路１０に供給されたとき対応する出力線＋−１
上に“１゛の信号が発生するから、対応するアントゲ−
）Ａ＋から出力信号が発生され、結果としてオアゲート
１１からライトイネーブル信号ＷＥが発生される。
このライトイネーブル信号は第１図のノアゲート６へ供
給される。これに対して、レジスタＣＲのビット１がＯ
になっているならば、上述アンドゲートＡ１からは出力
信号がなくなり、ｆ３ ｕ ｓ −Ｃデスティネーショ
ンフィールドＩＤの先頭ビットの次のビットによってＲ
Ｆ’又はＲＦ ”のためのライトイネーブル信号が発生
される。
給される。これに対して、レジスタＣＲのビット１がＯ
になっているならば、上述アンドゲートＡ１からは出力
信号がなくなり、ｆ３ ｕ ｓ −Ｃデスティネーショ
ンフィールドＩＤの先頭ビットの次のビットによってＲ
Ｆ’又はＲＦ ”のためのライトイネーブル信号が発生
される。
このような制御を生じさせるためのレジスタＣＲへのビ
ットパターンの書込みはビットパターン書込み用マイク
ロ命令によって、例えば汎用レジスタに予めセットされ
ているビットパターンを用いることで行なうことができ
る。
ットパターンの書込みはビットパターン書込み用マイク
ロ命令によって、例えば汎用レジスタに予めセットされ
ているビットパターンを用いることで行なうことができ
る。
これにより、予め決められるマイクロ命令ステップ区間
毎にモード切換えを行なうことが出来る。
毎にモード切換えを行なうことが出来る。
なお、上記実施例においては、物理的なレジスタファイ
ルを２個用いる場合について説明したが、それ以上の個
数であってもよく、その場合における論理的なレジスタ
ファイルの個数もその個数の範囲内で任意でよい。又、
レジスタファイルでなくメモリ等であってもよい。
ルを２個用いる場合について説明したが、それ以上の個
数であってもよく、その場合における論理的なレジスタ
ファイルの個数もその個数の範囲内で任意でよい。又、
レジスタファイルでなくメモリ等であってもよい。
〔発明の効果〕
以−ヒ述べたように、本発明によれば
■従来物理的に複数あるが論理的には１つとしてしかア
クセスし得なかったものを論理的にも複数としてアクセ
ス可能にして記憶容量の拡張を図り、 ■これにより処理性能を向上させ得る、等の効果が得ら
れる。
クセスし得なかったものを論理的にも複数としてアクセ
ス可能にして記憶容量の拡張を図り、 ■これにより処理性能を向上させ得る、等の効果が得ら
れる。
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第２の実施例を示す図である。 図中、１はマクロ命令読み出しレジスタ、２゜２″はリ
ードイネーブル信号発生回路、３，４゜８．９はアクセ
ス部、５はライトイネーブル信号発生回路、６．７はノ
アゲート、ＣＲはレジスタファイル書込め制御レジスタ
、１０はデコード回路、１１はオアゲートである。
明の第２の実施例を示す図である。 図中、１はマクロ命令読み出しレジスタ、２゜２″はリ
ードイネーブル信号発生回路、３，４゜８．９はアクセ
ス部、５はライトイネーブル信号発生回路、６．７はノ
アゲート、ＣＲはレジスタファイル書込め制御レジスタ
、１０はデコード回路、１１はオアゲートである。
Claims (3)
- （１）物理的に複数用意され第１のモードでは論理的に
前記複数以内の任意の数のアクセス領域として動作され
得、第２のモードでは論理的に前記任意の数より大きく
て前記複数以内のアクセス領域として動作され得るアク
セス領域と、前記２つのモードを切り換えるモード切換
え手段と、前記両モードで前記アクセス領域をアクセス
し得るアクセス手段とを備えて構成したアクセス領域へ
のアクセス制御方式。 - （２）前記モード切換え手段はマイクロ命令であること
を特徴とする特許請求の範囲第１項記載のアクセス領域
へのアクセス制御方式。 - （３）前記アクセス領域への書込みを制御する書込み制
御レジスタを設け、該書込み制御レジスタをマイクロプ
ログラムで書き替えてその書き替えから次の書き替えま
で前記アクセス領域へのアクセスを同一のアクセス制御
態様で制御するように構成したことを特徴とする特許請
求の範囲第１項記載のアクセス領域へのアクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15660584A JPS6134642A (ja) | 1984-07-27 | 1984-07-27 | アクセス領域へのアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15660584A JPS6134642A (ja) | 1984-07-27 | 1984-07-27 | アクセス領域へのアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134642A true JPS6134642A (ja) | 1986-02-18 |
Family
ID=15631389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15660584A Pending JPS6134642A (ja) | 1984-07-27 | 1984-07-27 | アクセス領域へのアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134642A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103646A (en) * | 1979-02-02 | 1980-08-08 | Toshiba Corp | Data designation system |
| JPS55103647A (en) * | 1979-02-02 | 1980-08-08 | Toshiba Corp | Data storage register designation system |
| JPS57117056A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Microcomputer device |
-
1984
- 1984-07-27 JP JP15660584A patent/JPS6134642A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103646A (en) * | 1979-02-02 | 1980-08-08 | Toshiba Corp | Data designation system |
| JPS55103647A (en) * | 1979-02-02 | 1980-08-08 | Toshiba Corp | Data storage register designation system |
| JPS57117056A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Microcomputer device |
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