JPH04188323A - マイクロ命令読み出し方式 - Google Patents
マイクロ命令読み出し方式Info
- Publication number
- JPH04188323A JPH04188323A JP31825790A JP31825790A JPH04188323A JP H04188323 A JPH04188323 A JP H04188323A JP 31825790 A JP31825790 A JP 31825790A JP 31825790 A JP31825790 A JP 31825790A JP H04188323 A JPH04188323 A JP H04188323A
- Authority
- JP
- Japan
- Prior art keywords
- control
- address
- operation part
- arithmetic operation
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ命令読み出し方式、特に並列に動作す
る基本演算部、浮動小数点演算部といった複数の機能回
路を単一のアドレスを有する制御記憶によって同時に制
御するマイクロプログラム制御の情報処理装置における
マイクロ命令読み出し方式に関する。
る基本演算部、浮動小数点演算部といった複数の機能回
路を単一のアドレスを有する制御記憶によって同時に制
御するマイクロプログラム制御の情報処理装置における
マイクロ命令読み出し方式に関する。
従来のこの種のマイクロ命令読み出し方式の一例を第３
図に示す。
図に示す。
第３図において、制御記憶１５はアドレスレジスタ１４
により指定されるアドレスからマイクロ命令を読み出し
、読み出したマイクロ命令のうち基本演算部制御フィー
ルド１７．浮動小数点演算部制御フィールド１８をそれ
ぞれ基本演算部１９゜浮動小数点演算部２０に送出して
いる。
により指定されるアドレスからマイクロ命令を読み出し
、読み出したマイクロ命令のうち基本演算部制御フィー
ルド１７．浮動小数点演算部制御フィールド１８をそれ
ぞれ基本演算部１９゜浮動小数点演算部２０に送出して
いる。
ここで、基本演算部制御フィールド１７は基本演算部１
９を制御する制御フィールドであり、浮動小数点演算部
制御フィールド１８は浮動小数点演算部２０を制御する
制御フィールドである。
９を制御する制御フィールドであり、浮動小数点演算部
制御フィールド１８は浮動小数点演算部２０を制御する
制御フィールドである。
上述した従来のマイクロ命令の読み出し方式において、
例えば制御記憶の容量を８にワードとした場合、」二値
４にワードでは２つの演算部を同時に制御するために制
御記憶を用いるが、下位４にワードにおいては１つの演
算部の制御のためだけに用いる場合、または他の演算器
では固定的な制御しか必要としない場合等が生じる。こ
れは本来制御記憶として存在しなくともよい無駄な金物
が存在することを意味しており、装置全体の金物量。
例えば制御記憶の容量を８にワードとした場合、」二値
４にワードでは２つの演算部を同時に制御するために制
御記憶を用いるが、下位４にワードにおいては１つの演
算部の制御のためだけに用いる場合、または他の演算器
では固定的な制御しか必要としない場合等が生じる。こ
れは本来制御記憶として存在しなくともよい無駄な金物
が存在することを意味しており、装置全体の金物量。
コストの観点から好ましくない。
このような問題は、２つの演算部をそれぞれ別の制御記
憶で制御する分割制御記憶方式を採用することにより解
決することはできるが、反面、同時動作する機能回路間
でデータのやりとりがある場合には制御の同期に関わる
複雑さの増大および性能低下といった問題が生じやすい
。
憶で制御する分割制御記憶方式を採用することにより解
決することはできるが、反面、同時動作する機能回路間
でデータのやりとりがある場合には制御の同期に関わる
複雑さの増大および性能低下といった問題が生じやすい
。
本発明の目的は並列に動作する複数の機能回路を単一の
アドレスを有する制御記憶によって同時に制御するマイ
クロプログラム制御装置を少量のハードウェアで実現す
ることにある。
アドレスを有する制御記憶によって同時に制御するマイ
クロプログラム制御装置を少量のハードウェアで実現す
ることにある。
本発明のマイクロ命令読み出し方式は、制御記憶のアド
レスを示すアドレス手段が特定のアドレス領域を示して
いるか否かを判断するアドレス判定回路を設け、 該アドレス判定回路により前記アドレス手段が特定のア
ドレス領域を示していると判定された場合には、マイク
ロ命令における特定の制御フィールドの制御パターンと
してあらかじめ決められた固定パターンを出力し、そう
でない場合には前記特定の制御フィールドの制御パター
ンとして制御記憶から読み出した制御パターンをそのま
ま出力することを特徴とする。
レスを示すアドレス手段が特定のアドレス領域を示して
いるか否かを判断するアドレス判定回路を設け、 該アドレス判定回路により前記アドレス手段が特定のア
ドレス領域を示していると判定された場合には、マイク
ロ命令における特定の制御フィールドの制御パターンと
してあらかじめ決められた固定パターンを出力し、そう
でない場合には前記特定の制御フィールドの制御パター
ンとして制御記憶から読み出した制御パターンをそのま
ま出力することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図においては、第３図と同様にマイクロ命令を格納
する制御記憶２と制御記憶２のアドレスを示すアドレス
レジスタ１があるが、他に、ＡＮＤ−ＮＡＮＤゲート３
とセレクタ５が設けられている。
する制御記憶２と制御記憶２のアドレスを示すアドレス
レジスタ１があるが、他に、ＡＮＤ−ＮＡＮＤゲート３
とセレクタ５が設けられている。
また第２図には、第１図における制御記憶２のアドレス
マツプを示す。第２図より、第１図の制御記憶２はアド
レスフィールド１１．基本演算部制御フィールド１２．
浮動小数点演算部フィールド１３を持つことがわかる。
マツプを示す。第２図より、第１図の制御記憶２はアド
レスフィールド１１．基本演算部制御フィールド１２．
浮動小数点演算部フィールド１３を持つことがわかる。
ここで、アドレスレジスタ１の示すアドレスが上位４ｋ
ｗのアドレス領域を示している場合の浮動小数点演算部
制御フィールドを１３−（ａ）とし、下位４ｋｗのアド
レス領域を示している場合の浮動小数点演算部制御フィ
ールドを１３−（ｂ）とする。
ｗのアドレス領域を示している場合の浮動小数点演算部
制御フィールドを１３−（ａ）とし、下位４ｋｗのアド
レス領域を示している場合の浮動小数点演算部制御フィ
ールドを１３−（ｂ）とする。
ところが浮動小数点演算部７においては、アドレスレジ
スタ１の示すアドレスが下位４ｋｗのアドレス領域を示
している場合、制御記憶２による制御は行われないため
、浮動小数点演算部制御フィールド１３−（ｂ）はノン
・オペレーション（ＮＯＰ）である。
スタ１の示すアドレスが下位４ｋｗのアドレス領域を示
している場合、制御記憶２による制御は行われないため
、浮動小数点演算部制御フィールド１３−（ｂ）はノン
・オペレーション（ＮＯＰ）である。
第１図では、第２図の制御記憶２のアドレスマツプに従
い、アドレスレジスタ１の示すアドレスが下位４ｋｗの
時には基本演算部制御フィールド９と浮動小数点演算部
制御フィールド１０から取り出されたマイクロ命令を、
それぞれ基本演算部６とセレクタ５に出力し、セレクタ
５ては浮動小数点演算部制御フィールド１０のマイクロ
命令をそのまま浮動小数点演算部７に送出する。
い、アドレスレジスタ１の示すアドレスが下位４ｋｗの
時には基本演算部制御フィールド９と浮動小数点演算部
制御フィールド１０から取り出されたマイクロ命令を、
それぞれ基本演算部６とセレクタ５に出力し、セレクタ
５ては浮動小数点演算部制御フィールド１０のマイクロ
命令をそのまま浮動小数点演算部７に送出する。
これに対しアドレスレジスタ１の示すアドレスが下位４
ｋｗの時には基本演算部制御フィールド９のマイクロ命
令は基本演算部６に送出されるが、浮動小数点演算部７
ては上述したように制御記憶２の制御を必要としないた
め、セレクタ５でハＮ ＯＰ （７）パターンを／Ｓ−
ドウエアで生成し、浮動小数点演算部７に送出する。こ
のようにすれば制御記憶のハードウェアを削減すること
ができる。
ｋｗの時には基本演算部制御フィールド９のマイクロ命
令は基本演算部６に送出されるが、浮動小数点演算部７
ては上述したように制御記憶２の制御を必要としないた
め、セレクタ５でハＮ ＯＰ （７）パターンを／Ｓ−
ドウエアで生成し、浮動小数点演算部７に送出する。こ
のようにすれば制御記憶のハードウェアを削減すること
ができる。
〔発明の効果〕
以上説明したように本発明によれば、無効な制御記憶の
フィールドのパターンを、ノλ−ドウエアロ − で発生した特定のパターンで代用することにより、制御
記憶のハードウェアを削減できる。
フィールドのパターンを、ノλ−ドウエアロ − で発生した特定のパターンで代用することにより、制御
記憶のハードウェアを削減できる。
第１図は本発明の一実施例を示す図、第２図は制御記憶
のアドレスマツプを示す図、第３図は従来のマイクロプ
ログラム制御装置の図である。 １．１４・・・アドレスレジスタ、２．１５・・・制御
記憶、３・・・ＡＮＤ／ＮＡＮＤゲート、４・・・フィ
ールド制御線、５・・・セレクタ、８．１９・・・基本
演算部、７，２０・・・浮動小数点演算部、８，１１．
１６・・・アドレスフィールド、９，１２．１７・・・
基本演算部制御フィール）！、ｔｏ、１３．１８・・・
浮動小数点演算部制御フィールド。
のアドレスマツプを示す図、第３図は従来のマイクロプ
ログラム制御装置の図である。 １．１４・・・アドレスレジスタ、２．１５・・・制御
記憶、３・・・ＡＮＤ／ＮＡＮＤゲート、４・・・フィ
ールド制御線、５・・・セレクタ、８．１９・・・基本
演算部、７，２０・・・浮動小数点演算部、８，１１．
１６・・・アドレスフィールド、９，１２．１７・・・
基本演算部制御フィール）！、ｔｏ、１３．１８・・・
浮動小数点演算部制御フィールド。
Claims (1)
- 【特許請求の範囲】 制御記憶のアドレスを示すアドレス手段が特定のアドレ
ス領域を示しているか否かを判断するアドレス判定回路
を設け、 該アドレス判定回路により前記アドレス手段が特定のア
ドレス領域を示していると判定された場合には、マイク
ロ命令における特定の制御フィールドの制御パターンと
してあらかじめ決められた固定パターンを出力し、そう
でない場合には前記特定の制御フィールドの制御パター
ンとして制御記憶から読み出した制御パターンをそのま
ま出力することを特徴とするマイクロ命令読み出し方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31825790A JPH04188323A (ja) | 1990-11-22 | 1990-11-22 | マイクロ命令読み出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31825790A JPH04188323A (ja) | 1990-11-22 | 1990-11-22 | マイクロ命令読み出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188323A true JPH04188323A (ja) | 1992-07-06 |
Family
ID=18097190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31825790A Pending JPH04188323A (ja) | 1990-11-22 | 1990-11-22 | マイクロ命令読み出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07234786A (ja) * | 1994-02-25 | 1995-09-05 | Nec Corp | マイクロプログラム制御型情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220032A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 情報処理装置 |
| JPS62168232A (ja) * | 1986-01-21 | 1987-07-24 | Nec Corp | マイクロプログラム制御装置 |
-
1990
- 1990-11-22 JP JP31825790A patent/JPH04188323A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220032A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 情報処理装置 |
| JPS62168232A (ja) * | 1986-01-21 | 1987-07-24 | Nec Corp | マイクロプログラム制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07234786A (ja) * | 1994-02-25 | 1995-09-05 | Nec Corp | マイクロプログラム制御型情報処理装置 |
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