JPS62259139A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御装置に関し、特に１マ
イクロステツプで、２つのデータの値を用いて、分岐先
を決定するに好適なマイクロプログラム制御装置に関す
るものである。

〔従来の技術〕

データを処理して行く上で、データの内容によって処理
を変えるために、分岐する必要が生じることがある。例
えば、バイトコードの値によって分岐先をきめるディス
バッチ処理がある。

例えば、第３図において、参照データ２０の下位８ビツ
トが、マイクロアドレス・レジスタ２の下位８ビツトに
セットされ、その上位４ビツトには０″′がセットされ
る。そして、上記マイクロアドレス・レジスタ２の内容
がデコードされて、制御メモリ１のＯ番地〜２５５番地
のマイクロ命令のいずれかが読み出され、これにより、
参照データの値によって異なる処理に分かれることが可
能となる６ また、タグ付データのタグの内容や、コンディションコ
ード・レジスタの特定のフラグ等、データの一部のビッ
トフィールドの内容によって分岐する場合もある。

例えば、特開昭６０−１１６０３７号公報には、修飾レ
ジスタに任意のデータをセットしておき、それとマイク
ロ命令内のアドレス指定部とを加算することにより、多
方向に分岐可能とした装置が開示されている。

〔発明が解決しようとする問題点〕

しかしながら、上記装置においては、分岐の元になるデ
ータ（修飾データ）が連続した値を持つ場合、例えば、
命令のオペレーション・フィールドの値で分岐するよう
な場合には、修飾データをそのまま修飾レジスタに入れ
れば良いが、修飾データが飛び飛びの値を持つ場合、例
えば、第７〜第０の８ビツトから成る修飾データのうち
、第６ビツトと第４ビツトとの２つのビットの値の組合
せで、４方向に分岐しようとするためには、以下の如き
問題がある。

（１）アドレス指定部と上記修飾レジスタとを算術加算
する方式では、８ビツトで表わされる領域、すなわち、
２５６語をすべて占有しなければならず、制御メモリの
使用効率が著しく低下する。

（２）修飾データ内の分岐に関与するビットだけを右寄
せするには、特殊なハードがない限り、数マイクロステ
ップを要し、実行効率が低下する。

（３）アドレス指定部と修飾レジスタとを論理ＯＲ加算
する方式では、アドレス指定部の分岐に関与するビット
位置、すなわち、上の例では第６ビツトと第４ビツトを
＃　Ｑ　ＩＩ、その他の第７ビツト、第５ビツト、第３
〜第０ビツトをｌ（１ｐｇにすれば、上述の２５６語の
うちの４語を占有するだけであるが、割付けられるアド
レスは２５６語境界内に１組だけが可能となり、割付は
制約条件が厳しい。

（４）アドレス指定部と修飾レジスタとを論理ＡＮＤ演
算する方式では、上記（３）項の＃＃　０１ｙと１１１
″′が逆になるだけで、同様な結果となる。

（５）上記（３）項あるいは（４）項で、予め、修飾デ
ータ内の分岐に関与しないビットを１１０　ｊｌあるい
は１１１１＋にしておくと、アドレス指定部の指定で１
１０　＃１あるいはｒｅ　１１Ｈにしたビット位置につ
いても自由に決められるため、２５６語境界内に２組以
上割付けが可能になるが、このためには、余計なステッ
プを必要とし、実行効率が低下する。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のマイクロプログラム制御装置にお
ける上述の如き問題を解消し、高速に多方向に分岐でき
、しかも割付はアドレスの制約が少ない、マイクロプロ
グラム制御装置を提供することにある。

〔問題点を解決するための手段〕

本発明の上記目的は、マイクロプログラムを納めた制御
記憶部と、次に読出すマイクロ命令アドレスを保持する
アドレスレジスタと、アドレスを修飾するための修飾レ
ジスタと、前記制御記憶部から読出されたマイクロ命令
のアドレス指定部と前記修飾レジスタの内容とを論理加
算した結果を前記アドレスレジスタに送出する論理加算
器と、２つ以上のデータバスと、算術論理演算器と、該
算術論理演算器での演算結果状態を保持する状態レジス
タとを有するマイクロプログラム制御装置において、制
御信号に応じて、第１のデータバスからのデータと第２
のデータバスからのデータを論理演算するか、または、
第１のデータバスからのデータと前記状態レジスタの内
容とを論理演算する論理演算器と、該論理演算器の出力
または零のいずれか一方を、別の制御信号に応じて出力
して、前記修飾レジスタに送出する選択回路とを備えた
ことを特徴とするマイクロプログラム制御装置によって
達成される。

〔作用〕

本発明においては、参照データの内の、任意の数ビット
の値を用いて多方向に分岐するために。

ビットを次マイクロ命令アドレスに反映させるだけでな
く、分岐に関与していないビットを、マスクして無効に
しておくことによって１割り付けの自由度を上げるもの
である。

そのためにもう１つのデータをマスクとして使用する。

具体的手段としては、修飾レジスタを導入し、あるマイ
クロサイクルで２つのデータの論理演算結果を上記修飾
レジスタに格納し１次のマイクロサイクルでその内容と
アドレス指定フィールドとの論理和を求め、それを次マ
イクロ命令アドレスとする。

通常のプロセッサには算術論理演算器（ＡＬＵ）の２つ
の入力に対応して２つのデータバスが存在するので、そ
れを利用して、２つのバスの内容の論理演算結果を上記
修正レジスタに格納するようにする。一方のバスに参照
データを出力し、他方のバスに定数でマスクを指定でき
るように、マイクロ命令の定数発生部からの定数を出力
できるようにする。

また１分岐に関与しないビットがｌ′になっていないこ
とが保証されているとき、２つのデータの条件を１ステ
ツプで判定できるように、異なる２つのデータを、それ
ぞれのバスに出力できるようにする。

この他、状態レジスタの内容を用いて、他方のバスにマ
スクを設定できるようにする。

２つのデータの論理積をとった結果は、一方のデータを
マスクデータとすると、他方の参照データのうち、マス
クデータのビットが４１１　Ｈｌのところのみが反映さ
れ、マスクデータのビットが０”のところは常に“０゛
となる。

従って参照データのうち、分岐に関与しないビットはす
べて１４０１１となり、参照データとマスクデータの論
理積の結果と、アドレス指定フィールドの論理和を１次
マイクロ命令アドレスとする場合には、アドレス指定フ
ィールドの上記のごとき分岐に関与しないビットに対応
するビット位置には、ツ バ０″″か′１″の任意の値を設定することができる。

つまり、常にＩＩ　ｌ　＃ｌにしておかなければならな
い場合にくらべて、アドレスの割り付は条件がゆるやか
になる。

また、参照データの代わりに状態レジスタの内容を用い
る場合もまったく同様に、判定に必要なビットのみに関
して分岐し、かつ、割り付は条件がゆるやかになる。

一方、上記２つのデータの論理和をとった結果は、２つ
のデータの持つ条件の両方を含むことになり、同時に（
１マイクロステツプで）２つの条件を判定し１分岐する
ことができることになる。すなわち、２つの異なるデー
タの、ビット位置の互いに異なるビットフィールドが、
どちらも１分岐に関与していない不確定ビットを含んで
いなければ、その２つのデータの論理和は、２つのデー
タの持つ条件を併せ持つことになる。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本発明の一実施例を示すマイクロプログラム
制御装誼のブロック構成図である。図において、１は制
御メモリ、２はマイクロアドレス・レジスタ、３はマイ
クロ命令レジスタを示しており、９，１０はデータバス
、１１．１２はレジスタ、１３は第１の演算器、１４は
修飾レジスタ、１５は第２の演算器、１６はシーケンサ
、３０は分配回路、３１と３２は選択回路、３３は状態
レジスタを示している。

また、４は上記マイクロ命令レジスタ３の制御信号発生
部、５は同定数発生部、６は同演算指定部、７は同アド
レス指定部、８は同シーケンス制御部を示している。

本実施例に示す装置を構成する各部の機能は以下の通り
である。

制御メモリ１に格納されているマイクロ命令のうち、マ
イクロアドレス・レジスタ２で指定されたアドレスにあ
るマイクロ命令が、マイクロ命令レジスタ３に読出され
る。マイクロ命令レジスタ３の制御信号発生部４は、本
マイクロプログラム１制御装置の各部を制御する信号を
発生する。

マイクロ命令レジ、スタ３の定数発生部５の内容は分配
回路３０により、データバス９、または、データバス１
０にそのまま出力される。データバス９およびデータバ
ス１０には、各種のレジスタ１１やレジスタ１２の内容
が出力される。データバス９およびデータバス１０に定
数が出力されるのか、あるいはどのレジスタの内容が出
力されるのかは、すべて上記制御信号発生部４で指定さ
れる。

上記第１の演算器１３は、選択回路３１により、データ
バス９の内容か、状態レジスタ３３の内容のいずれか一
方とデータバス１０の内容を入力とし、上記演算指定部
６の指示により論理ＡＮＤ演算、論理ＯＲ演算あるいは
論理ＥＸＯＲ演算を行う機能を有するものである。

選択回路３２は、上述の第１の演算器１３による演算結
果と、零とのいずれか一方を選択して修飾レジスタ１４
に設定する機能を有するものである。また、上記状態レ
ジスタ３３は、図示されていない算術論理演算器での演
算結果状態を保持する機能を有するものである。

アドレス指定部７は、次に実行すべきマイクロ命令のア
ドレスを決定するための、基底アドレスを指定する。ア
ドレス指定部７の内容と上記修飾レジスタ１４の内容は
、第２の演算器１５により論理ＯＲ演算され、その結果
はシーケンサ１６に入力される。シーケンサ１６は、シ
ーケンス制御部８によリマイクロプログラムの実行を制
御する。すなわち、通常は、上記第２の演算器１５の演
算結果をマイクロアドレスレジスタ２に出力する。この
他にも、本特許に直接には関係ないが、マイクロサブル
ーチンの制御や割り込みの制御を行う。

上述の如く構成された本実施例の動作を、以下詳細に説
明する。

以下の説明においては、レジスタ１２に参照データ１０
０（第２図（、）参照）が設定されており、このデータ
の１１　ｄ　ｌ＋で示されるビットの値により、４方向
に分岐する場合について説明する。

まず、第１のマイクロ命令でレジスタ１２の内容をデー
タバス１０に出力し、前記定数指定部５の定数１０１（
第２図（ｂ）参照）をバス９に出力するように制御信号
発生部４で指定する。

また５選択回路３１．３２を制御し、演算指定部６で、
バス９とバス１０の値を論３！ＩＩＡＮＤＬ、た値を修
正レジスタ１４に出力するように指定する。これにより
、修正レジスタ１４には、第２図（ｃ）に示すデータ　
１０２が設定されることになる。

第２図の具体例について述べれば、第２のマイクロ命令
のアドレス指定部で、参照データ１００によって４方向
に分岐するとき、２つの°′ｄ″のどちらもが０である
場合の分岐アドレスとして第２図（ｄ）に示す１０３の
ように指定しておけばよい。ここで、１１　ａＩ＋は任
意の値（Ｉｔ　Ｏ３１か１４１　＄１）が選べることを
示す。

そして、この場合、第２のマイクロ命令を実行すると、
第２図（ｅ）１０４に示されるアドレスにあるマイクロ
命令が次に実行されることになる。つまり、１１　ｄ　
１１の値によって４方向に分岐ができる。

多方向分岐しないときには、第１のマイクロ命令で、前
記選択回路３２で零を入力として選ぶことにより、修飾
レジスタ１４に、ＩＩ　０１ｊをセットしておけば良い
。

また、状態レジスタ３３を選択回路３１で選択すれば、
データバス１０からのデータをマスクとして用い、状態
レジスタ３３内の任意のビットを選んで多方向分岐する
ことができる。

〔発明の効果〕

以上述べた如く、本発明によれば、データの内容に従っ
て多方向に分岐する場合に、そのデータの一部のビット
データのみが分岐に関与する場合であっても、制御メモ
リを効率よく使用しながら高速に分岐することが可能に
なるという顕著な効果を奏するものである。

更に、ハードウェアも簡単で、バイトコードディスバッ
チ、データタグディスパッチ、条件コード判定分岐等々
の分岐機能を統一的に実現することができる。

また、論理演算器が、算術論理演算器（ＡＬＵ）とは別
にあるため、分岐に関与するビットの抽出のためのステ
ップが必要でなく、また、それにより不要なビットが完
全にマスクできる−ため、マイクロ命令の基底アドレス
の選択の自由度が上り、ひいては、マイクロ命令のアド
レス割付けの制約が小さくなり、制御メモリの有効利用
が図れるようになるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は実施例の動作を説明する図、第３図は従来の装
置における分岐動作の説明図である。 １：制御メモリ、２：マイクロアドレス・レジスタ、３
：マイクロ命令レジスタ、９．１０：データパス、１１
，１２：レジスタ、１３．１５：論理演算器、１４：修
正レジスタ、１６：シーケンサ。 第　　　　　１　　　　　図

Claims (1)

【特許請求の範囲】
1. １、マイクロプログラムを納めた制御記憶部と、次に読
   出すマイクロ命令アドレスを保持するアドレスレジスタ
   と、アドレスを修飾するための修飾レジスタと、前記制
   御記憶部から読出されたマイクロ命令のアドレス指定部
   と前記修飾レジスタの内容とを論理加算した結果を前記
   アドレスレジスタに送出する論理加算器と、２つ以上の
   データバスと、算術論理演算器と、該算術論理演算器で
   の演算結果状態を保持する状態レジスタとを有するマイ
   クロプログラム制御装置において、制御信号に応じて、
   第１のデータバスからのデータと、第２のデータバスか
   らのデータを論理演算するか、または、第１のデータバ
   スからのデータと前記状態レジスタの内容とを論理演算
   する論理演算器と、該論理演算器の出力または零のいず
   れか一方を、別の制御信号に応じて出力して、前記修飾
   レジスタに送出する選択回路とを備えたことを特徴とす
   るマイクロプログラム制御装置。