JP4842956B2 - プロセッサ構成設定をオーバーライドする方法 - Google Patents
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- プロセッサのデフォルトのマイクロアーキテクチャ構成を示す少なくとも1つのプロセッサ機構に対するデフォルト設定を格納するプロセッサ構成レジスタと、
前記少なくとも1つのプロセッサ機構のイネーブル状態をオーバーライドする第1のレジスタと、
前記少なくとも1つのプロセッサ機構のディセーブル状態をオーバーライドする第2のレジスタと、
前記プロセッサ構成レジスタ、前記第1のレジスタ、及び前記第2のレジスタのそれぞれの対応するエントリを結合する制御ロジックと
を備え、
前記制御ロジックは、プログラムの動的プロファイリングに基づいて、アプリケーションが一定のプログラムカウンタ値に達した場合に、前記プロセッサ構成レジスタ、前記第1のレジスタ、及び前記第2のレジスタのそれぞれの対応するエントリの状態に基づいて前記少なくとも1つのプロセッサ機構をイネーブルまたはディセーブルするべく制御信号を出力するプロセッサ。 - 制御ロジックは、特定のプログラムタイプに対して前記制御信号を出力する請求項1に記載のプロセッサ。
- ユーザレベルソフトウェア下で、前記第1のレジスタは、第1のオーバーライド情報を格納し、前記第2のレジスタは、第2のオーバーライド情報を格納する請求項1または請求項2に記載のプロセッサ。
- 前記第1のレジスタは、プロセッサ機構に対する第1のオーバーライド情報をそれぞれ格納すべく、複数のエントリを含む請求項1から請求項3のいずれか1つに記載のプロセッサ。
- 前記第2のレジスタは、プロセッサ機構に対する第2のオーバーライド情報をそれぞれ格納すべく、複数のエントリを含む請求項1から請求項4のいずれか1つに記載のプロセッサ。
- 前記第1のレジスタのソフトウェアによってセットされた第1のエントリをリセットするためのリセット信号を生成するハードウェアユニットをさらに備える請求項1から請求項5のいずれか1つに記載のプロセッサ。
- 前記第1のレジスタは、前記少なくとも1つのプロセッサ機構のディセーブルされたデフォルト設定をオーバーライドし、
前記第2のレジスタは、前記少なくとも1つのプロセッサ機構のイネーブルされたデフォルト設定をオーバーライドする請求項1から請求項6のいずれか1つに記載のプロセッサ。 - プロセッサと、
前記プロセッサに接続されたメモリと、を備え、
前記プロセッサは、
前記プロセッサのデフォルトのマイクロアーキテクチャ構成を示すプロセッサ機構に対応するデフォルト値に対応する複数の第1のビットのそれぞれを格納する第1のレジスタと、
少なくとも1つのビットがイネーブル状態に対応する前記デフォルト値をオーバーライドする複数の第2のビットを格納する第2のレジスタと、
少なくとも1つのビットがディセーブル状態に対応する前記デフォルト値をオーバーライドする複数の第3のビットを格納する第3のレジスタと、を備え、
前記プロセッサは、プログラムの動的プロファイリングに基づいて、アプリケーションが一定のプログラムカウンタ値に達した場合に、前記第1のレジスタ、前記第2のレジスタ、および前記第3のレジスタのそれぞれの対応するエントリの状態に基づいて前記プロセッサ機構をイネーブルまたはディセーブルするべく制御信号を出力するシステム。 - 前記プロセッサは、特定のプログラムタイプに対して前記制御信号を出力する請求項8に記載のシステム。
- 前記複数の第2のビットは、ユーザレベルソフトウェアによって書き込まれる請求項8または請求項9に記載のシステム。
- ユーザレベルソフトウェアによって書かれた値をオーバーライドするべく、前記複数の第2のビットの1つの値をリセットするハードウェアプリフェッチャをさらに備える請求項8から請求項10のいずれか1つに記載のシステム。
- 前記プロセッサは、前記複数の第1のビット、前記複数の第2のビット、および前記複数の第3のビットのうち対応するそれぞれのビットを受け取り、受け取ったそれぞれのビットから前記プロセッサ機構に対応するデフォルト値をオーバーライドする出力を生成するロジックを含む請求項8から請求項11のいずれか1つに記載のシステム。
- 前記プロセッサは、コンテキストスイッチ時に前記複数の第1のビット、前記複数の第2のビット、および前記複数の第3のビットを格納する状態格納部を含む請求項8から請求項12のいずれか1つに記載のシステム。
- 前記複数の第1のビット、前記複数の第2のビット、および前記複数の第3のビットのうち対応するそれぞれのビットは、ハードウェアプリフェッチャに対応するプロセッサ機構に関連する請求項8から請求項13のいずれか1つに記載のシステム。
- プロセッサが、前記プロセッサのデフォルトのマイクロアーキテクチャ構成を示すプロセッサ機構に対応する、設定レジスタに格納されたプロセッサ構成の設定をイネーブル状態にオーバーライドするエントリを格納する第1のオーバーライドレジスタに第1のプロセッサ機構に対応するエントリをセットする工程と、
前記プロセッサが、前記設定レジスタに格納されたプロセッサ構成の設定をディセーブル状態にオーバーライドするエントリを格納する第2のオーバーライドレジスタに前記プロセッサ機構に対応するエントリをセットする工程と、
前記プロセッサが、プログラムの動的プロファイリングに基づいて、アプリケーションサーバが一定のプログラムカウンタ値に達した場合に、前記第1のオーバーライドレジスタおよび前記第2のオーバーライドレジスタに格納されたエントリを使用して前記プロセッサ機構に対する前記プロセッサ構成の設定をオーバーライドする工程とを含む方法。 - 前記プロセッサは、特定のプログラムタイプに対して、前記第1のオーバーライドレジスタおよび前記第2のオーバーライドレジスタに格納されたエントリを使用して前記第1のプロセッサ機構に対する前記プロセッサ構成の設定をオーバーライドする、請求項15に記載の方法。
- 前記プロセッサが、プログラムの第1の段階中に前記エントリをセットする工程と、
前記プロセッサが、ユーザ制御下における前記プログラムの第2の段階中に前記エントリをリセットする工程と、をさらに含む請求項15または請求項16に記載の方法。 - 前記プロセッサが、第1のコンテキストから第2のコンテキストへのコンテキストスイッチを実行中に前記第1のオーバーライドレジスタおよび前記第2のオーバーライドレジスタに前記エントリを格納する工程と、
前記プロセッサが、前記第2のコンテキストのプロセッサの状態に関連する値を前記第1のオーバーライドレジスタおよび前記第2のオーバーライドレジスタにロードする工程と、をさらに含む請求項15から請求項17のいずれか1つに記載の方法。 - 前記プロセッサが、前記第1のオーバーライドレジスタのエントリと前記設定レジスタの前記プロセッサ構成の設定とを論理的に結合することで、第1の値を得る工程と、
前記プロセッサが、前記第1の値と前記第2のオーバーライドレジスタのエントリとを論理的に結合することで、前記プロセッサ構成の設定をオーバーライドする工程とを含む請求項15から請求項18のいずれか1つに記載の方法。 - 前記プロセッサが、ユーザレベルソフトウェアを使用して前記第1のオーバーライドレジスタに格納された前記エントリをセットした後、ハードウェア制御下において前記第1のオーバーライドレジスタに格納された前記エントリをオーバーライドする工程をさらに含む請求項15から請求項19のいずれか1つに記載の方法。
- 前記プロセッサ構成の設定をオーバーライドする工程は、前記第1のオーバーライドレジスタに格納された前記エントリと前記設定レジスタに格納された対応するエントリとの間の第1の論理演算を実行する工程と、および前記第2のオーバーライドレジスタに格納された前記エントリと前記第1の論理演算の結果との間の第2の論理演算を実行する工程とを含む請求項15から請求項20のいずれか1つに記載の方法。
- 請求項15から請求項21のいずれか1つに記載の方法に含まれる各工程をコンピュータに実行させるためのプログラム。
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Yi et al. | I This is a Part 7 |
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