JPS59127157A - テストデ−タ発生装置 - Google Patents
テストデ−タ発生装置Info
- Publication number
- JPS59127157A JPS59127157A JP57220333A JP22033382A JPS59127157A JP S59127157 A JPS59127157 A JP S59127157A JP 57220333 A JP57220333 A JP 57220333A JP 22033382 A JP22033382 A JP 22033382A JP S59127157 A JPS59127157 A JP S59127157A
- Authority
- JP
- Japan
- Prior art keywords
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- bit
- random
- output
- circuit
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）技術の分野
本発明は計算機系統の設計確認およびその正常性確認に
要するテストデータの発生装置に係り。
要するテストデータの発生装置に係り。
特にテストデータをランダムデータから作成するランダ
ム命令によるテストデータ発生装置に関する。
ム命令によるテストデータ発生装置に関する。
（２）技術の背景
計算機系統の設計確認のため種々の組合せによる命令列
を実行しなければならないが、この組合せには膨大な数
があり従ってこのデータを作成するためには多大な工数
を必要とする。このためランダム発生器の出力データを
命令として順に実行させることが一般に行われているが
、このランダムデータを利用する場合にも多くの命令毎
に対応した規制があり、ランダムデータそのものをテス
トデータとして使用することはできない。例えば、オペ
ランドアドレスが４バイト境界である命令ではオペラン
ドアドレスの下２ビットは常に「０」でなければならな
いし、ｔた使用レジスタの指定情報や構成制御情報等も
特定の値にしなければならない場合があり、その複雑な
処理を改善することが要望されていた。
を実行しなければならないが、この組合せには膨大な数
があり従ってこのデータを作成するためには多大な工数
を必要とする。このためランダム発生器の出力データを
命令として順に実行させることが一般に行われているが
、このランダムデータを利用する場合にも多くの命令毎
に対応した規制があり、ランダムデータそのものをテス
トデータとして使用することはできない。例えば、オペ
ランドアドレスが４バイト境界である命令ではオペラン
ドアドレスの下２ビットは常に「０」でなければならな
いし、ｔた使用レジスタの指定情報や構成制御情報等も
特定の値にしなければならない場合があり、その複雑な
処理を改善することが要望されていた。
（３）従来技術と問題点
第１図は従来のランダム命令の作成手順を示す手順図で
ある。第１図に示すように命令の形式には例えば人形式
命令、Ｂ形式命令、その他、と計算機の機種による差、
計算機メーカーによる差等により多くの形式が存在して
いる。ランダム命令を作成する場合にはランダムに抽出
した命令コードに、命令形式毎に基準化された形式に基
づいてレジスタ部、アドレス部のオペランド部へ許され
ている範囲内のランダムデータを各々に付加し実メモリ
上に順次展開する。種々の特記事項がある場合には、そ
の制限事項を必鮫としその命令コードのみに基づく形式
でランダムデータを付加する。そのため作成すべき命令
は命令形式の複雑化された判別処理および命令コード毎
に基づく特記事項（制限事項）をすべてプログラム処理
化する必要があり、従って多くの形式がありその形式が
すべて異なる場合にはすべてについてコード判別が必要
となりその命令を作成する条件のプログラム処理が複雑
化しマクロ化されたルーチンの作成が非常に複雑となる
問題があった。
ある。第１図に示すように命令の形式には例えば人形式
命令、Ｂ形式命令、その他、と計算機の機種による差、
計算機メーカーによる差等により多くの形式が存在して
いる。ランダム命令を作成する場合にはランダムに抽出
した命令コードに、命令形式毎に基準化された形式に基
づいてレジスタ部、アドレス部のオペランド部へ許され
ている範囲内のランダムデータを各々に付加し実メモリ
上に順次展開する。種々の特記事項がある場合には、そ
の制限事項を必鮫としその命令コードのみに基づく形式
でランダムデータを付加する。そのため作成すべき命令
は命令形式の複雑化された判別処理および命令コード毎
に基づく特記事項（制限事項）をすべてプログラム処理
化する必要があり、従って多くの形式がありその形式が
すべて異なる場合にはすべてについてコード判別が必要
となりその命令を作成する条件のプログラム処理が複雑
化しマクロ化されたルーチンの作成が非常に複雑となる
問題があった。
（４）発明の目的
本発明は上述した問題に鑑み、比較的単純な装置構成と
プログラム処理の簡素化が図れ、計算機を試験するため
のランダム命令によるテストデータを容易に作成するこ
とができるテストデータ発生装置を提供することを目的
とする。
プログラム処理の簡素化が図れ、計算機を試験するため
のランダム命令によるテストデータを容易に作成するこ
とができるテストデータ発生装置を提供することを目的
とする。
（５）発明の構成
この目的は１本発明によれば、ｋビットの命令コード部
と（ｎ−ｋ）ビットの原始オペランド部から成るｎビッ
トのランダムデータを発生する乱数発生器と、命令コー
ド毎にその命令のオペランド部の制限事項として論理値
「０」にすべきビット位置を示す情報および論理値「１
」にすべきピット位置を示す情報を格納する記憶手段と
、該オペランド部に制限事項があるか否かを判定する判
定手段と、該乱数発生器からの出力データのうちの原始
オペランド部の（ｎ−ｋ）ピットド該記憶手段からの読
出しデータとのビット対応で論理積が得られる論理積手
段と、該論理積手段からの出力データと該記憶手段から
の読出しデータとのビット対応で論理和が得られる論理
和手段とを具備することを特徴とするテストデータ発生
装置。
と（ｎ−ｋ）ビットの原始オペランド部から成るｎビッ
トのランダムデータを発生する乱数発生器と、命令コー
ド毎にその命令のオペランド部の制限事項として論理値
「０」にすべきビット位置を示す情報および論理値「１
」にすべきピット位置を示す情報を格納する記憶手段と
、該オペランド部に制限事項があるか否かを判定する判
定手段と、該乱数発生器からの出力データのうちの原始
オペランド部の（ｎ−ｋ）ピットド該記憶手段からの読
出しデータとのビット対応で論理積が得られる論理積手
段と、該論理積手段からの出力データと該記憶手段から
の読出しデータとのビット対応で論理和が得られる論理
和手段とを具備することを特徴とするテストデータ発生
装置。
を提供することにより達成される。
（６）発明の実施例
第２図は本発明によるテストデータ発生装置Ｒの一実施
例を示すブロック線図である。第２図において、１は、
上位にビットを命令の命令コード部のデータとし、下位
２ビツトヲ命令のオペランド部の原始データとしこれを
原始オペランドとするｎビットからなるランダムデータ
を発生する乱数発生器である。２は命令コード毎にその
命令のオペランド部の制限事項即ち、論理値が「ｏ」で
あるべきピット位置を示す情報＾および論理値が１であ
るべきピット位置を示す情報ｎを格納する記憶手段とし
ての設定条件格納メモリである。
例を示すブロック線図である。第２図において、１は、
上位にビットを命令の命令コード部のデータとし、下位
２ビツトヲ命令のオペランド部の原始データとしこれを
原始オペランドとするｎビットからなるランダムデータ
を発生する乱数発生器である。２は命令コード毎にその
命令のオペランド部の制限事項即ち、論理値が「ｏ」で
あるべきピット位置を示す情報＾および論理値が１であ
るべきピット位置を示す情報ｎを格納する記憶手段とし
ての設定条件格納メモリである。
３は命令のオペランド部に制限事項があるか否かを判定
する判定手段としての条件判定回路である。
する判定手段としての条件判定回路である。
４および５は３の設定条件格納メモリから読出されたデ
ータを無効とするゲートであり第３図に詳細に示すよう
に、原始オペランド部のＬビット分のゲートにより各々
構成される。６は、乱数発生器１からの原始オペランド
部のａビットとゲート４とのビット対応の論理積回路で
あり第３図に詳細に示すように原始オペランド部のＬビ
ット分のアンドゲートにより構成される。７は論理積回
路６からの出力データとゲート５とのビット対応の論理
和回路であり第３図に詳細に示すように論理積回路６の
各々のゲートに対応して２ビット分のオアゲートにより
構成される。
ータを無効とするゲートであり第３図に詳細に示すよう
に、原始オペランド部のＬビット分のゲートにより各々
構成される。６は、乱数発生器１からの原始オペランド
部のａビットとゲート４とのビット対応の論理積回路で
あり第３図に詳細に示すように原始オペランド部のＬビ
ット分のアンドゲートにより構成される。７は論理積回
路６からの出力データとゲート５とのビット対応の論理
和回路であり第３図に詳細に示すように論理積回路６の
各々のゲートに対応して２ビット分のオアゲートにより
構成される。
このような構成において、乱数発生器１がカウントアツ
プされると、上位のにビットの命令コードは条件判定回
路３を経てデコーダによりデコードされ設定条件格納メ
モリ２をアクセスしその命令の有する制限事項であるデ
ータＡおよびデータＢを読出す。また命令コードは条件
判定回路３に入力され制限事項の有無を判定しもし制限
事項が無ければ「１」、有ればｒＯＪを出力する。条件
判定回路３の出力と設定条件格納メモリ２のデータＡは
ゲート４に入力され、その出力と乱数発生器１の原始オ
ペランド部の出力とは論理積回路６に入力されて論理積
がとられ、データＡの中で「０」であるビット位置はラ
ンダムデータを強制的に「Ｏ」にし、他のビットは原始
オペランド部のランダムデータがそのま＼出力する。こ
の場合条件判定回路３の出力が「１」、即ち制限事項な
しであればＡのデータに関係なくすべてのビットが原始
オペランド部のランダムデータをそのま＼出力する。一
方１条件判定回路３の出力と設定条件格納メモリ２のデ
ータＢはゲート５に入力され、その出力と論理積回路６
の出力とは論理和回路７に入力されて論理和がとられ、
データＢの中で「１」であるビット位置はランダムデー
タを強制的に「１」にし、他のビットは論理積回路６の
出力データがその壕＼出力される。この場合条件判定回
路３の出力が「１」、即ち、制限事項なしであればＢの
データに関係なくすべてのビットが論理積回路６の出力
データ即ち原始オペランド部のデータを出力する。この
論理和回路７の出力を命令のオペランド部として使用し
１図示していない手段の制御により上記のようにして得
られた命令コード部とオペランド部を命令として主メモ
リ（図示せず）に格納して乱数発生器をカウントアツプ
する。上述した動作を繰り返すことによりランダムな命
令列を主メモリに展開することができる。
プされると、上位のにビットの命令コードは条件判定回
路３を経てデコーダによりデコードされ設定条件格納メ
モリ２をアクセスしその命令の有する制限事項であるデ
ータＡおよびデータＢを読出す。また命令コードは条件
判定回路３に入力され制限事項の有無を判定しもし制限
事項が無ければ「１」、有ればｒＯＪを出力する。条件
判定回路３の出力と設定条件格納メモリ２のデータＡは
ゲート４に入力され、その出力と乱数発生器１の原始オ
ペランド部の出力とは論理積回路６に入力されて論理積
がとられ、データＡの中で「０」であるビット位置はラ
ンダムデータを強制的に「Ｏ」にし、他のビットは原始
オペランド部のランダムデータがそのま＼出力する。こ
の場合条件判定回路３の出力が「１」、即ち制限事項な
しであればＡのデータに関係なくすべてのビットが原始
オペランド部のランダムデータをそのま＼出力する。一
方１条件判定回路３の出力と設定条件格納メモリ２のデ
ータＢはゲート５に入力され、その出力と論理積回路６
の出力とは論理和回路７に入力されて論理和がとられ、
データＢの中で「１」であるビット位置はランダムデー
タを強制的に「１」にし、他のビットは論理積回路６の
出力データがその壕＼出力される。この場合条件判定回
路３の出力が「１」、即ち、制限事項なしであればＢの
データに関係なくすべてのビットが論理積回路６の出力
データ即ち原始オペランド部のデータを出力する。この
論理和回路７の出力を命令のオペランド部として使用し
１図示していない手段の制御により上記のようにして得
られた命令コード部とオペランド部を命令として主メモ
リ（図示せず）に格納して乱数発生器をカウントアツプ
する。上述した動作を繰り返すことによりランダムな命
令列を主メモリに展開することができる。
第４図は１本発明によるテストデータ発生装置のランダ
ム命令によりテストデータの作成手順を示した図であり
、上述したようにランダムデータを強制的に「０」にし
たいビットおよび「１」にしたいビットにするためにＡ
データおよびＢデータを付加する２つのステップにより
ランダム命令によるテストデータを作成することができ
る。
ム命令によりテストデータの作成手順を示した図であり
、上述したようにランダムデータを強制的に「０」にし
たいビットおよび「１」にしたいビットにするためにＡ
データおよびＢデータを付加する２つのステップにより
ランダム命令によるテストデータを作成することができ
る。
第５図は１本発明によるテストデータ発生装置を使用し
てランダム命令を作成しテストデータとする場合の一例
を説明する説明図であり、５０の命令コードにおいて７
０＝Ｑ−７，ｒｌ ＝Ｑ−ｐ。
てランダム命令を作成しテストデータとする場合の一例
を説明する説明図であり、５０の命令コードにおいて７
０＝Ｑ−７，ｒｌ ＝Ｑ−ｐ。
ｒ２ ＝８−Ｐ、 ｒｌ ＝＝ｏｏｏ−Ｆ’Ｆ’Ｆ’
の条件を満足するデータの流れを示す。図に示すように
５０９Ｒ３６ＡＯのランダムデータが５０の命令コード
の条件を満足する５０１ｎＢ６Ａｏに変換された例であ
る。
の条件を満足するデータの流れを示す。図に示すように
５０９Ｒ３６ＡＯのランダムデータが５０の命令コード
の条件を満足する５０１ｎＢ６Ａｏに変換された例であ
る。
なお、第２図および第３図において論理積回路６と論理
和回路７の実行順序を逆にしても同様の出力を得ること
ができる。また設定条件格納メモＩＪ ２内に制限事項
がない命令のデータとしてＡに全ビットｒｌＪ、Ｈに全
ビットｒｏＪｖ格納しておけば１条件判定回路３および
ゲート４．５の機能は不要となる。
和回路７の実行順序を逆にしても同様の出力を得ること
ができる。また設定条件格納メモＩＪ ２内に制限事項
がない命令のデータとしてＡに全ビットｒｌＪ、Ｈに全
ビットｒｏＪｖ格納しておけば１条件判定回路３および
ゲート４．５の機能は不要となる。
（７）発明の効果
以上詳しく説明したように１本発明によるテストデータ
発生装置によって比較的単純な構成と処理の簡素化が図
れ、計算機を試験するためのランダム命令によるテスト
データが容易に作成することができる。
発生装置によって比較的単純な構成と処理の簡素化が図
れ、計算機を試験するためのランダム命令によるテスト
データが容易に作成することができる。
第１図は、従来のランダム命令によるテストデータの作
成手順を示す手順図。 第２図は１本発明によるテストデータ発生装置の一実施
例を示すブロック線図。 第３図は、第２図の一部分を詳細に示すブロック線図。 第４図は、第２図に示す装置によるランダム命令による
テストデータの作成手順を示す手順図。 および 第５図は、第２図に示す装置によるランダム命令による
テストデータ作成の一例を示す図である。 （符号の説明） １・・・乱数発生器。 ２・・・設定条件格納メモリ。 ３・・・条件判定回路。 ４．５・・・ゲート。 ６・・・論理積回路。 ７・・・論理和回路。 Ｕ） Ｎｔ 叔 輸
成手順を示す手順図。 第２図は１本発明によるテストデータ発生装置の一実施
例を示すブロック線図。 第３図は、第２図の一部分を詳細に示すブロック線図。 第４図は、第２図に示す装置によるランダム命令による
テストデータの作成手順を示す手順図。 および 第５図は、第２図に示す装置によるランダム命令による
テストデータ作成の一例を示す図である。 （符号の説明） １・・・乱数発生器。 ２・・・設定条件格納メモリ。 ３・・・条件判定回路。 ４．５・・・ゲート。 ６・・・論理積回路。 ７・・・論理和回路。 Ｕ） Ｎｔ 叔 輸
Claims (1)
- １、 ｋビットの命令コード部と（ｎ−ｋ）ビットの
原始オペランド部から成るｎビットのランダムデータを
発生する乱数発生器と、命令コード毎にその命令のオペ
ランド部の制限事項として論理値「０」にすべきビット
位置を示す情報および論理値「１」にすべきビット位置
を示す情報を格納する記憶手段と、該オペランド部に制
限事項があるか否かを判定する判定手段と、該乱数発生
器からの出力データのうちの原始オペランド部の（ｎ−
ｋ）ビットと該記憶手段からの読出しデータとのビット
対応で論理積が得られる論理積手段と、該論理積手段か
らの出力データと該記憶手段からの読出しデータとのビ
ット対応で論理和か得られる論理和手段とを具備するこ
とを特徴とするテストデータ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220333A JPS59127157A (ja) | 1982-12-17 | 1982-12-17 | テストデ−タ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220333A JPS59127157A (ja) | 1982-12-17 | 1982-12-17 | テストデ−タ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127157A true JPS59127157A (ja) | 1984-07-21 |
| JPS6253857B2 JPS6253857B2 (ja) | 1987-11-12 |
Family
ID=16749499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57220333A Granted JPS59127157A (ja) | 1982-12-17 | 1982-12-17 | テストデ−タ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204337A (ja) * | 1987-02-19 | 1988-08-24 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置の試験方法 |
| JPH02244338A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | データ処理装置の試験方式 |
| JP2014112402A (ja) * | 2004-10-06 | 2014-06-19 | Intel Corp | プロセッサ構成設定をオーバーライドする方法 |
-
1982
- 1982-12-17 JP JP57220333A patent/JPS59127157A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204337A (ja) * | 1987-02-19 | 1988-08-24 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置の試験方法 |
| JPH02244338A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | データ処理装置の試験方式 |
| JP2014112402A (ja) * | 2004-10-06 | 2014-06-19 | Intel Corp | プロセッサ構成設定をオーバーライドする方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6253857B2 (ja) | 1987-11-12 |
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