JPS60128529A - マ−ジ処理器 - Google Patents
マ−ジ処理器Info
- Publication number
- JPS60128529A JPS60128529A JP23757083A JP23757083A JPS60128529A JP S60128529 A JPS60128529 A JP S60128529A JP 23757083 A JP23757083 A JP 23757083A JP 23757083 A JP23757083 A JP 23757083A JP S60128529 A JPS60128529 A JP S60128529A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置において、マージ（併合）処
理をパイプライン形式で高速に行なうマージ処理器に関
する。
理をパイプライン形式で高速に行なうマージ処理器に関
する。
一定の順序にソートされたデータを複数組入力して、そ
の順序性を保って１組のデータを出力するいわゆるマー
ジ処理は、従来ソフトウェアで行なわれていた。
の順序性を保って１組のデータを出力するいわゆるマー
ジ処理は、従来ソフトウェアで行なわれていた。
次に、第１図の具体例を用いて、従来のソフトウェア方
式によるマージ処理について説明する。
式によるマージ処理について説明する。
第１図において、Ａ組、Ｂ組のデータとも、レフノド１
乃至レコード４からなり、それぞれのＫＥＹの値にした
がって予め昇順にソートされている。たとえば、Ａ組の
ＫＥＹＩの内容を［３）ＡＩのように表わすと、処理手
順は次のようになる。
乃至レコード４からなり、それぞれのＫＥＹの値にした
がって予め昇順にソートされている。たとえば、Ａ組の
ＫＥＹＩの内容を［３）ＡＩのように表わすと、処理手
順は次のようになる。
■ Ａ組のＫＥＹｌを読み出す。・・・・・・・・・・
・・・・・・・・・・・〔３〕Ａ１■ Ｂ組のＫＥＹｌ
を読み出す。・・・・・・・・・・・・・・・・・・・
・［ｉ〕Ｂ１■ 両者を比較し、小さい方を出力する。
・・・・・・・・・・・〔３〕Ａ１■ Ｂ組のＫＥＹｌ
を読み出す。・・・・・・・・・・・・・・・・・・・
・［ｉ〕Ｂ１■ 両者を比較し、小さい方を出力する。
→〔１〕Ｂ１■ Ｂ組を出力したのでＢ組の次の
ＫＥＹを読む。・・・・・・・・・・・・・・・・・・
・・・・・・［２１Ｂ２■ 残っているＡ組のＫＥＹｌ
と比較 し、小さい方を出力する。→Ｃ２１３１２■ Ｂ組を出
力したので、Ｂ組の次 のＫＥＹを読む、・・・・・・・・・・・・・・・・・
・［４］Ｂ３■ 比較し、小さい方を出力する。−一一
一一一に３ ’Ｊ Ａ １■ Ａ組を使用したのでＡ組
の次の ＫＥＹを読む。・・・・・・・・・・・・・・・・・・
・・・・・・〔５〕人２゛ 以下同様。
・・・・・・［２１Ｂ２■ 残っているＡ組のＫＥＹｌ
と比較 し、小さい方を出力する。→Ｃ２１３１２■ Ｂ組を出
力したので、Ｂ組の次 のＫＥＹを読む、・・・・・・・・・・・・・・・・・
・［４］Ｂ３■ 比較し、小さい方を出力する。−一一
一一一に３ ’Ｊ Ａ １■ Ａ組を使用したのでＡ組
の次の ＫＥＹを読む。・・・・・・・・・・・・・・・・・・
・・・・・・〔５〕人２゛ 以下同様。
このように、ソフトウェア方式によるマージ処理は複雑
な手順が繰り返されるため、処理時間カー長くかかると
いう問題がありだ。
な手順が繰り返されるため、処理時間カー長くかかると
いう問題がありだ。
本発明の目的は、従来ソフトウェア方式で行なわれてい
たマージ処理を、ノ１−ドウエア化して高速処理を図る
ことにあり、特にノくイブライン方式で実現することに
ある。
たマージ処理を、ノ１−ドウエア化して高速処理を図る
ことにあり、特にノくイブライン方式で実現することに
ある。
そのための本発明の構成は１番号付けされた複数のデー
タを順次読み出し、データ処理後、処理結果を順次書き
込むことができるパイプライン型データ処理装置におい
て、各々がソートされた複数のデータをＮ組順次読み出
し、各組から隣接するデータまたは該データに含まれて
いるキーをＮ個ずつ２合計ＮｘＮ個取り出しそれぞれの
大小関係を比較する回路と、その比較結果にしたがって
。
タを順次読み出し、データ処理後、処理結果を順次書き
込むことができるパイプライン型データ処理装置におい
て、各々がソートされた複数のデータをＮ組順次読み出
し、各組から隣接するデータまたは該データに含まれて
いるキーをＮ個ずつ２合計ＮｘＮ個取り出しそれぞれの
大小関係を比較する回路と、その比較結果にしたがって
。
ＮｘＮ個のデータの順序を入れ替える回路とをそなえ、
該入れ替えられたデータの順序にｌ−たがってＮ個ずつ
、データ、または組を識別する番号とデータの番号、ま
たは両者を順次出力して、Ｎ組のデータを作ることを特
徴としている。
該入れ替えられたデータの順序にｌ−たがってＮ個ずつ
、データ、または組を識別する番号とデータの番号、ま
たは両者を順次出力して、Ｎ組のデータを作ることを特
徴としている。
以下に２本発叫の詳細を実施例にしたがって説明する。
本発明は、任意のＮ組のデータのマージ処理に適用でき
るものであるが、簡単化のため、２組のデータのマージ
処理器を例に説明する。
るものであるが、簡単化のため、２組のデータのマージ
処理器を例に説明する。
２組の入力データを、マージして１組にするとき、全デ
ータ数は入力と出力とで変らない。このため、２入力で
１出力の処理を行なうならば、出力に入力の２倍の時間
がかかる計算となる。そのため、処理過程にデータバッ
ファを持つか、又は入力データの読み出しを待たせる制
御が必要となる。これでは、パイプライン的な順次処理
になじまず、また、制御が複雑になる。
ータ数は入力と出力とで変らない。このため、２入力で
１出力の処理を行なうならば、出力に入力の２倍の時間
がかかる計算となる。そのため、処理過程にデータバッ
ファを持つか、又は入力データの読み出しを待たせる制
御が必要となる。これでは、パイプライン的な順次処理
になじまず、また、制御が複雑になる。
本発明では、２組のデータのマージの場合、２組の入力
データを順次読み出し、マージした結果をまた２つに分
配して２組の出力データを作り出すようにして、入力お
よび出力のデータ速度を一致させ、パイプライン的にマ
ージ処理を行なうことを可能にする。
データを順次読み出し、マージした結果をまた２つに分
配して２組の出力データを作り出すようにして、入力お
よび出力のデータ速度を一致させ、パイプライン的にマ
ージ処理を行なうことを可能にする。
第２図は１本発明を実施した汎用計算機の概略構成図で
ある。図中、１は主記憶装置、２はバッファ記憶装置、
３はスカラレジスタ、４はスカラ演算器、５はベクトル
処理装置、６はベクトルレジスタ、７はマージ処理器で
ある。
ある。図中、１は主記憶装置、２はバッファ記憶装置、
３はスカラレジスタ、４はスカラ演算器、５はベクトル
処理装置、６はベクトルレジスタ、７はマージ処理器で
ある。
第３図は本実施例で使用できるマージ命令の形式の１例
を示したものである。命令中のＯＰフィールドは命令コ
ードを示し、Ｒ１フィールドは出力オペランドレジスタ
番号を示す。番号（Ｒ１：Ｉト番号（：Ｒ１）＋１の２
つのレジスタに、マージ出力が書き込まれる。几２のフ
ィールドは、第２入力オペランドレジスタ番号を示す。
を示したものである。命令中のＯＰフィールドは命令コ
ードを示し、Ｒ１フィールドは出力オペランドレジスタ
番号を示す。番号（Ｒ１：Ｉト番号（：Ｒ１）＋１の２
つのレジスタに、マージ出力が書き込まれる。几２のフ
ィールドは、第２入力オペランドレジスタ番号を示す。
Ｒ３フィールド＼
は、第３入力オペランドレジスタ番号を示す。
第４図は１本発明によるマージ処理器の１実施例の構成
図である。図中、６はベクトルレジスタ。
図である。図中、６はベクトルレジスタ。
７はマージ処理器、８乃至１１はそれぞれベクトルレジ
スタＩＩＬＯ，ＶＲＩ、ＶＢ２．ＶＢ２を示す。
スタＩＩＬＯ，ＶＲＩ、ＶＢ２．ＶＢ２を示す。
また１２はＲＡレジスタ、１３は几Ｂレジスタ、１４は
ＷＡレジスタ、１５はＷＢレジスタ、１６はＡ２レジス
タ、１７はＢ２レジスタ、１８はカウンタ。
ＷＡレジスタ、１５はＷＢレジスタ、１６はＡ２レジス
タ、１７はＢ２レジスタ、１８はカウンタ。
１９はＡルジスタ、２０はＢルジスタ、２１および２２
はセレクタ、２３はＡ０レジスタ、２４はＢＯレジスタ
、２５．２６．２７は比較器、２８はセレクタ制御回路
を示す。
はセレクタ、２３はＡ０レジスタ、２４はＢＯレジスタ
、２５．２６．２７は比較器、２８はセレクタ制御回路
を示す。
ベクトルレジスタ６には、４組のベクトル・たベクトル
・レジスタの各要素データは、順次的に読み出される。
・レジスタの各要素データは、順次的に読み出される。
要素データには、データのＫＥＹの値が保持されている
。
。
ｆＬＡ、Ａ２．ＡＩ、ＡＯおよびＲＢ、Ｂ２．Ｂｌ、。
ＢＱの各レジスタは、パイプラインの各ステージに対応
するように制御される。
するように制御される。
ベクトルレジスタｖＲＱおよびＶＲＩからそれぞれ読み
出された２組の各要素データ（キー）は。
出された２組の各要素データ（キー）は。
まずＲＡレジスタおよびＲＢレジスタにそれぞれセット
され１次ＫＡ２レジスタおよびＢ２レジスタ〜に転送さ
れる。
され１次ＫＡ２レジスタおよびＢ２レジスタ〜に転送さ
れる。
Ａ２レジスタおよびＢ２レジスタにおいて、それぞれの
要素データには２組を識別する固定ビット″０″、”１
”と、順次変化するカウンタ１８０カウント値とを組み
合わせたＩＤコードが付与され、以後の処理においてキ
ー順序の変更が行なわれても、もとのデータとの対応付
けが容易となるようにする。
要素データには２組を識別する固定ビット″０″、”１
”と、順次変化するカウンタ１８０カウント値とを組み
合わせたＩＤコードが付与され、以後の処理においてキ
ー順序の変更が行なわれても、もとのデータとの対応付
けが容易となるようにする。
Ａ２レジスタおよびＢ２レジスタの内容は２次のタイミ
ングでＡルジスタおよびＢルジスタか、あるいはセレク
タ２１および２２を介してＭレジスタあるいはＢＯレジ
スタに選択的に転送される。セレクタ２１．２２は、セ
レクタ制御回路２８から出力される選択信号５ＥＬＡＯ
，５ＦｉＬＢＯＫよってそれぞれ制御され、要素データ
すなわちキーの配列を変更するように機能する。
ングでＡルジスタおよびＢルジスタか、あるいはセレク
タ２１および２２を介してＭレジスタあるいはＢＯレジ
スタに選択的に転送される。セレクタ２１．２２は、セ
レクタ制御回路２８から出力される選択信号５ＥＬＡＯ
，５ＦｉＬＢＯＫよってそれぞれ制御され、要素データ
すなわちキーの配列を変更するように機能する。
ＡＩ、Ａ２．Ｂｌ、Ｂ２の各レジスタ内のキーの値は、
それぞれσ１．ａ２．ｂｓ、 ｂ２で表わされ。
それぞれσ１．ａ２．ｂｓ、 ｂ２で表わされ。
比較器２５，２６．２７において、それぞれａｌ〉ｂｌ
、ａｌ〉ｂ２．ｂｌ〉Ａ２の比較が行なわれ、セレクタ
制御回路２８はその比較結果に従って、たとえば昇順に
ソートする場合には、最小のキーをＡＯレジスタに２次
のキーをＢＯレジスタに移すようにセレクタ２１．２２
を制御する。すなわち、新たに受け取ったＡ２レジスタ
およびＢ２レジスタ中の２個のキーσ２．ｂ２と、先に
入れられていたＡルジスタおよびＢルジスタ中の２個の
キーａｘ、ｂｘの計４個のキーを比較し、小さいもの２
個を出力して、太き℃・もの２個を残し、残された２個
を次の比較のために使用する。
、ａｌ〉ｂ２．ｂｌ〉Ａ２の比較が行なわれ、セレクタ
制御回路２８はその比較結果に従って、たとえば昇順に
ソートする場合には、最小のキーをＡＯレジスタに２次
のキーをＢＯレジスタに移すようにセレクタ２１．２２
を制御する。すなわち、新たに受け取ったＡ２レジスタ
およびＢ２レジスタ中の２個のキーσ２．ｂ２と、先に
入れられていたＡルジスタおよびＢルジスタ中の２個の
キーａｘ、ｂｘの計４個のキーを比較し、小さいもの２
個を出力して、太き℃・もの２個を残し、残された２個
を次の比較のために使用する。
上記比較動作の結果、ＡＩおよびＢルジスタの内容が、
ＡＯレジスタにも、ＢＯレジスタにも移されないときに
は、そのままもとのレジスタに残される。Ａ２レジスタ
の内容は、ＡＩがＡＯに移され、ＢｌがＢＯに移される
とき、ＡＩに移されるが、Ａ１がＡｏにもＢＯにも移さ
れないときは、そのまま残る。Ｂ２についても同様であ
る。
ＡＯレジスタにも、ＢＯレジスタにも移されないときに
は、そのままもとのレジスタに残される。Ａ２レジスタ
の内容は、ＡＩがＡＯに移され、ＢｌがＢＯに移される
とき、ＡＩに移されるが、Ａ１がＡｏにもＢＯにも移さ
れないときは、そのまま残る。Ｂ２についても同様であ
る。
またＡ０レジスタおよびＢ０レジスタの内容は。
ＷＡレジスタおよびＷＢレジスタを介して、それぞれＶ
Ｂ２およびＶＢ２に順次的に書き込まれる。
Ｂ２およびＶＢ２に順次的に書き込まれる。
ｍ５図に、上記したマージ処理の具脅例を示す。
たとえばへの組からだけ２個データが出力されたＸとぎ
虻は、残りのデータが３個（Ａが１個とＢが２個）にな
るため比較−できないので、４個揃うまで１サイクル待
つ。
虻は、残りのデータが３個（Ａが１個とＢが２個）にな
るため比較−できないので、４個揃うまで１サイクル待
つ。
第６図に、比較器２５，２６．２７の比較結果に基づく
セレクタ制御回路２８の論理を示す。
セレクタ制御回路２８の論理を示す。
なお、ベクトル・レジスタの読出しと、マージ処理器の
データ処理過程とを同期させないときには、一般にＲＡ
レジスタと、Ａ２レジスタの間及びＲＢレジスタと、Ｂ
２レジスタの間にデータ・バッファ・レジスタが必要と
なる。また、ベクトル・レジスタへの書込みについても
同様で、ＡＯルジスタとＷＡレジスタの間および、ＢＯ
レジスタとＷＢレジスタの間にもデータ・バッファ・レ
ジスタが必要となる。これらのバッファ制御は。
データ処理過程とを同期させないときには、一般にＲＡ
レジスタと、Ａ２レジスタの間及びＲＢレジスタと、Ｂ
２レジスタの間にデータ・バッファ・レジスタが必要と
なる。また、ベクトル・レジスタへの書込みについても
同様で、ＡＯルジスタとＷＡレジスタの間および、ＢＯ
レジスタとＷＢレジスタの間にもデータ・バッファ・レ
ジスタが必要となる。これらのバッファ制御は。
通常行なわれているので省略する。
ベクトル・レジスタ上の２組のソート結果は。
例えば、主記憶上にＡ組のデータを各１要素データ分の
間隔を置いてストアし２次ＫＢ組の要素データをその間
に入れるようにストアすることによって、主記憶上でソ
ートされた結果を得ることができる。
間隔を置いてストアし２次ＫＢ組の要素データをその間
に入れるようにストアすることによって、主記憶上でソ
ートされた結果を得ることができる。
また組を識別する番号ＩＤと、データの番号によって、
レコードをソートすることは容易にできる。図示の例で
は２番号とキーを１個のレジスタに出力する場合で示し
たが、別々のレジスタとすることもできる。
レコードをソートすることは容易にできる。図示の例で
は２番号とキーを１個のレジスタに出力する場合で示し
たが、別々のレジスタとすることもできる。
第７図に１本発明のマージ処理器をソート処理へ適用し
た例を示す。
た例を示す。
一般にベクトル処理装置においては、高速に演算処理を
行なうため、パイプラインのピッチを短くして、クロッ
ク周期が短くなるようにしているが、それにも技術的な
限界がある。このため、１クロック周期の間に複数のデ
ータを処理するために、ベクトル処理ユニットを複数個
置く方法がとられる。
行なうため、パイプラインのピッチを短くして、クロッ
ク周期が短くなるようにしているが、それにも技術的な
限界がある。このため、１クロック周期の間に複数のデ
ータを処理するために、ベクトル処理ユニットを複数個
置く方法がとられる。
１ｉｃ７ｃｉｉ！Ｎｔ、 ＥＶＥＮ ＵＮＩＴ 、！１
ＯＤＤ ＵＮＩＴ ＋７）２絹のユニットを並列に設
けた例を示す。このと剖、ソフトウェアから見たときに
は、あたかも１個の処理装置であるかのように見せるた
め１例えばベクトル・レジスタは、偶数番目の要素デー
タを持つ組と、奇数番目の要素データを持つ組とに分け
る。各組のデータはそれぞれソート処理器により別個に
ソートした後一旦マージし、そこで再び偶数番目と奇数
番目の要素データグループに分離’Ｌ、て、 別々１ｃ
ＥＶＥＮ ＵＮＩＴ とＯＤＤ ＵＮＩＴのベクトル・
レジスタに格納する必要がある。このようなソート処理
を行な５為には、従来であれば、かなり複雑な機構が必
要とされた。しかし図示の例では、各組毎のソートのあ
と１本発明のマージ処理器の出力分配機能を利用すると
とｋよりて、直ちに出力を偶数番目、奇数番目に分けて
。
ＯＤＤ ＵＮＩＴ ＋７）２絹のユニットを並列に設
けた例を示す。このと剖、ソフトウェアから見たときに
は、あたかも１個の処理装置であるかのように見せるた
め１例えばベクトル・レジスタは、偶数番目の要素デー
タを持つ組と、奇数番目の要素データを持つ組とに分け
る。各組のデータはそれぞれソート処理器により別個に
ソートした後一旦マージし、そこで再び偶数番目と奇数
番目の要素データグループに分離’Ｌ、て、 別々１ｃ
ＥＶＥＮ ＵＮＩＴ とＯＤＤ ＵＮＩＴのベクトル・
レジスタに格納する必要がある。このようなソート処理
を行な５為には、従来であれば、かなり複雑な機構が必
要とされた。しかし図示の例では、各組毎のソートのあ
と１本発明のマージ処理器の出力分配機能を利用すると
とｋよりて、直ちに出力を偶数番目、奇数番目に分けて
。
ソート出力することができ、構成が簡単でしかも高速処
理が可能となる。
理が可能となる。
以上のように９本発明によればパイプライン方式による
高速のマージ処理器を実現することができ、データ処理
装置の性能を大幅に向上させることができる。
高速のマージ処理器を実現することができ、データ処理
装置の性能を大幅に向上させることができる。
４４、図面の簡単な説明
第１図はマージ処理の説明図、第２図は本発明を実施し
た汎用計算機の概要図、第３図はマージ命令の説明図、
第４図は本発明のマージ処理器の１実施例構成図、第５
図は本実施例によるマージ処理の具体例の説明図、第６
図はセレクタ制御論理の説明図、第７図は本発明に基づ
くマージ処理器を適用して構成したソート処理の説明図
である。
た汎用計算機の概要図、第３図はマージ命令の説明図、
第４図は本発明のマージ処理器の１実施例構成図、第５
図は本実施例によるマージ処理の具体例の説明図、第６
図はセレクタ制御論理の説明図、第７図は本発明に基づ
くマージ処理器を適用して構成したソート処理の説明図
である。
図中、６はベクトル・レジスタ、７はマージ処理器、１
６，１７．１９，２０，２３．２４はそれぞれＡ２．Ｂ
２．ＡＩ、Ｂｌ、ＡＯ，ＢＯの各レジスタ、２１および
２２はセレクタ、２５，２６゜２７は比較器、２８はセ
レクタ制御回路を示す。
６，１７．１９，２０，２３．２４はそれぞれＡ２．Ｂ
２．ＡＩ、Ｂｌ、ＡＯ，ＢＯの各レジスタ、２１および
２２はセレクタ、２５，２６゜２７は比較器、２８はセ
レクタ制御回路を示す。
特許出願人 富士通株式会社
代理人弁印士 長谷用文廣（外１名）
Claims (1)
- 【特許請求の範囲】 番号付けされた複数のデータを順次読み出し。 データ処理後、処理結果を順次書き込むことができるパ
イプライン型データ処理装置において、各々がソートさ
れた複数のデータをＮ組順次読み出し、各組から隣接す
るデータまたは該データに含まれているキーをＮ個ずつ
０合計ＮＸＮ個取り出しそれぞれの大小関係を比較する
回路と、その比較結果にしたがって、ＮＸ、Ｎ個のデー
タの順序を入れ替える回路とをそなえ、該入れ替えられ
たデータの順序にしたがってＮ個ずつ、データ、または
組を識別する番号とデータの番号、または両者を順次出
力して、Ｎ＃ｌのデータを作ることを特徴とするマージ
処理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23757083A JPS60128529A (ja) | 1983-12-16 | 1983-12-16 | マ−ジ処理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23757083A JPS60128529A (ja) | 1983-12-16 | 1983-12-16 | マ−ジ処理器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60128529A true JPS60128529A (ja) | 1985-07-09 |
| JPH0519736B2 JPH0519736B2 (ja) | 1993-03-17 |
Family
ID=17017269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23757083A Granted JPS60128529A (ja) | 1983-12-16 | 1983-12-16 | マ−ジ処理器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279976A (ja) * | 1985-06-05 | 1986-12-10 | Hitachi Ltd | ベクトル処理装置 |
| JP2016115092A (ja) * | 2014-12-12 | 2016-06-23 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 多数の要素からなる配列をソートする装置、方法およびプログラム |
-
1983
- 1983-12-16 JP JP23757083A patent/JPS60128529A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279976A (ja) * | 1985-06-05 | 1986-12-10 | Hitachi Ltd | ベクトル処理装置 |
| JP2016115092A (ja) * | 2014-12-12 | 2016-06-23 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 多数の要素からなる配列をソートする装置、方法およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519736B2 (ja) | 1993-03-17 |
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