SU941994A1 - Ячейка однородной структуры - Google Patents

Description

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  использовани  в однородных вычислительных структурах, дл  реализации расплывчатых логических формул.

. Известна  чейка однородной вычислительной матрицы, содержаща  триггер и элементы И,ИЛИ,НЕ, котора  позвол ет реализовать четыре режима работы: запись, чтение , ассоциативный поиск и поиск максимумаtl

Однако эта  чейка не позвол ет реализовать операции над расплывчатыми высказывани ми и выполн ть преобразовани  Нс1Д расплывчатыми логическирв формулами в полном объеме.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  сравнени  двоичных чисел , содержащее первый регистр, выход которого подключен к шине блока сравнени  , второй регистр, выход которого подключен к.элементу И, дешифратор, вход которого подключен к входным щинам , а выход к элементу И, выходы элемента И подход т к элементу ИЛИ далее в третий регистр 2.

Недостатком известного устройства  вл ютс  ограниченные функциональные возможности, в частности, на нем невозможно реализовать основные операции над расплывчатыми высказывани ми. Это, в свою очередь, не позвол ет строить из таких  чеек однородную структуру дл  реализации расплывчатых алгоритмов управлени  производством или технологическим процессом. Вместе с тем, при разработке специализированных параллельных вычислителей

10 дл  управлени  производством или технологическими процессами все большую роль играют расплывчатые алгоритмы, отобрсокающие качественный характер решений, принимаемых оператором вви15 ду сложности управл емых процессов, наличи  в структуре управлени  людей и неполноте априорных знаний. Основным элементом расплывчатых ,алгоритмов  вл ютс  расплывчатые выс20 казывани  и формулы, дл  реализации которых требуетс  расширить функциональные возможности устройства.

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  возможности преобразовани  расплывчатых логических формул, что  вл етс  основной процедурой при реализации расплывчатых 30 алгоритмов управлени .

Поставленна  цель достигаетс  тем что в  чейку однородной структуры, содержащую три регистра, схему сравнени , первую группу элементов И, элементы ИЛИ и дешифратор, введены. к оммутаторы, четвертый регистр и втора  группа элементов И, причем группы выходов первого, второго и тртьего регистров соединены с первыми группами информационных входов первого , второго и третьего коммутаторов соответственно, группы выходов которых соединены с входают элементов ИЛИ соответственно, выходы которых подключены к выходам  чейки соответственно , группа выходов первого -коммутатора соединена с первыми /группами информационных входов второго и третьего регистров и первой группой входов схемы сравнени , группа выходов второго коммутатора соединена с второй группой информационных входов третьего регистра и второй группой входов схег/кл сравнени , группа выходов третьего коммутатора соединена с третьей группой входов схемы сравнени , группа выходов схемы сравнени  соединена с первыми входами элементов И первой группы соответственно, вторые входы которых соединены с первым выходом

. четвертого регистра, выходы элементов И второй группы соединены с управл ющими входами первого и второго коммутаторов, первый выход четвертого регистра подключен к управл ющим входам первого и второго регистров , второй выход четвертого регистра соединен с первыми входами элементов И второй группы, вторые входы которых соединены с выходами дешифратора соответственно, выходы элементов И первой группы соединены с вторыми группами информационных входов первого и второго коммутаторов , второй группой информационных входов второго регистра и третьей группой информационных входов третьего регистра, группа информационных входов первого регистра и треть  группа информационных входов второго регистра соединены с информационными входами  чейки, вход четвертого регистра и входы дешифратора соединены с управл ющими входами  чейки.

На фиг. 1 показана функциональна  схема  чейки однородной структуры; на фиг. 2 - часть однородной структуры , состо ща  из  чеек.

Кажда   чейка однородной структуры св зана с соседними  чейками с помощью четырех восьмиразр дных информационных шин (информационные входы из которых две  вл ютс  входными и две выходными дл  данной  чейки, кроме того, имеютс  горизонтальные и вертикальные шины настройки (управ

л юцие входы), которые соединены со всеми  чeйкa /ш параллельно.

Ячейка содержит (фиг.1 )регистр 1, коммутатор 2, регистр 3, коммутатор 4, регистр 5, коммутатор б, схему 7 сравнени , группу элементов И 8, регистр 9, дешифратор 10, группу элементов и 11, группу элементов ИЛИ 12, информационные 13 и управл ющие 14 входы, выходы 15. Ячейки 16 объедин ютс  в однородную структуру, как показано на фиг. 2.

Выходы трех регистров 1,3 и 5 соединены с информационными входами трех коммутаторов 2,4 и б соответственно , выходы всех трех коммутаторов 2,4 и б соединены через элементы ИЛИ 12 с выходами 15  чейки. Кроме того, выходы коммутатора 2 соединены с информационными входами регистров 3 и 5 соответственно и с входагю схе:мы 7 сравнени , выходы коммутатора 4 соединены с информационными входами регистра 5 и с входными шинами схемы 7 сравнени , выходы коммутатора 6 соединены с входами схемы 7 сравнени , выходы которой соединены с одними из входов элементов И 8, а другие входы соединены с выходом регистра 9. Выходы элементов И соединены с входами коммутаторов 2 и 4, с входами регистров 3 и 5, выход регистра 9 соединен также с управл ющими входами коммутатора б, регистров 1 и 3, а другой выход соединен с первыми входами элементов И 11, вторые входы которых соединены с выходами дешифратора , выходы элементов И 11 соединены с управл ющими входами коммутаторов 2 и 4.

Ячейка предназначена дл  реализации микропрограмм обработки простых расплывчатых высказываний и дл  образовани  однородной структуры, позвол ющей выполн ть операции записи, чтени  и ассоциативного поиска информации , а также обработку расплывчаты логических формул, образованных из простых расплывчатых выск.азываний.

Claims (2)

1. Расплывчатым высказыванием называетс  предложение, относительнС которого можно судить о степени его истинности или ложности в насто щее врем . Степень истинности каждого раплывчатого высказывани  принимает значени  из интервала 0,1. Примерами расплывчатых высказываний  вл ютс  Четыре- небольшое число, На перекрестке много машин, Эта книга очень интересна . Степень истинности первого расплывчатого высказывани  положим равной 0,9, второго - 0,6, третьего - 0,2. Бели обозначить первое высказывание 3 , а второе , а третье с, то of 0,9; 0,6; 0,2. Если 5 и 1) - некоторые расплывчатые высказывани , то составные расплывчатые высказывани  образуютс  из простых с помощью логических операций: 1)отрицание 7О1 1 - «, (.t); 2)конъюнкци  3 Ъ mih 3)дизъюнкци  OlVti -га max (,b)j, 4)импликаци  5- (1-61,13) 5 ) эквивалентность m in ( mox (1-ai,E),max (a,1-b). Если заданы степени истинности простых расплывчатых высказываний, использу  (1) - (5), можно найти степень истинности составного расплывчатого высказывани , а также решать расплывчатые логические уравне ни . Рассмотрим по снени  расплывчатых , высказывательных переменных и расплывчатых логических формул. Расплывчатой высказывательной переменной X называетс  расплывчатое высказывание , степень истинности которого может принимать произвольные значени  из 0,1 . Расплывчатой логической формулой А (X,...,XY, )(п7/1) на зываетс : а)люба  расплывчата  пере менна  или константа из О 1 ; б) если А (x...,Xti ) и S,j(X...,) расгшывчатые формулы, то применение к ним конечного числа раз логически операций(1 ,e,V,-,) приводит к полу чениюрасплывчатой логической форму лы; в) других расплывчатых логических формул не существует. Функциональные назначени  элемен тов, образующих  чейку. Регистр 1 предназначен дл  парал лельного приема, хранени  и выдачи в пр мом или в иверсном кодах эталонного значени  расплывчатого высказывани  на схему сравнени , на выходные шины и на регистры 3 и 5. Регистр имеет восемь информационных входов, по которым поступают значени  расплывчатого высказывани  . восемь пр мых и восемь инверсных информационных выходов и два уп равл ющих входа Запись и Сброс Регистр 3 предназначен дл  парал лельного приема, хранени  и выдачи в пр мом или инверсном кодах текущего значени  расплывчатого выска зывани  на схему сравнени ,на выход |Ные шины  чейки или на регистр 5. Ре гистр имеет восемь информационных входов, по которым поступает на вход информаци , восемь пр мых и восемь инверсных выходов дл  выдачи инфорпации и два управл ющих входа За . пись и Сброс. Регистр 5 предназначен дл  параллельного приема, хранени  и вьвдачи в пр мом коде промежуточного значени расплывчатого высказывани  на выходные шины или на схему сравнени . Регистр имеет восемь входов и восемь выходов информационных и два управл ющих входа Запись и Сброс. Разр дность каждого регистра-1 байт. Коммутатор 2 предназначен дл  коммутации пр мых и инверсных выходов регистра 1 на входные шины схемы сравнени , на выходные шины  чейки и на информационные входы регистра 3 или 5. Коммутатор состоит из шести двухвходовых элементов И, Кажда  группа включает в себ  по восемь . элементов, т.е. по одной схеме на каждый разр д регистра. .Одни из входов элементов И каждой группы соединены с пр мыми или инверсными выходами регистра, а другие входы этой группы объедин ютс  и образуют управл ющий вход. Таким образом, коммутатор имеет две восьмиразр дных входных информационных шины, четыре восьмиразр дных выходных .информационных шины и 6 управл ющих входов . Выходы некоторых пар групп элементов И поразр дно объединены элементами ИШ. Коммутатор 4 предназначен дл  коммутации пр мых или инверсных выходов регистра 3 на входные шины схемы сравнени , на выходные шины  чейки и на информационные входы регистра 5. По составу и функционированию аналогичен коммутатйру 2. Коммутатор 6 предназначен дл  коммутации выходов регистра 5 на входы схемы сравнени  или на выходные шины  чейки и состоит из двух групп двухвходовых элементов И. Одни из входов элементов И кгикдой групгы соединены с выходами регистра, а другие входы элементов И каждой группы объединены и образуют управл ющие входы. Таким образом, коммутатор имеет восьмиразр дную входную и две восьмиразр дных выходных информационных шины и два управл ющих входа. . Схема 7 сравнени  предназначена дл  параллельного сравнени  двух кодов восьмиразр дных положительных чисел на равенство, болыие или меньше , т.е. реализует следующие функции; если А и В два числа, то Н (А,В) Н (А,В) Схема построена как классическа  рхема сравнени  на комбингщионных элементах. На входные шины А и В схемы сравнение поступают коды чисел, на выходе имеем признаки Н. , Н или Н , Н ij , которые вьедают соответствуницие триггера. Работу схемы не сложно щэоследить,задава  различные коды чисел. Схема сравнени  имеет две восьмиразр дных входных шины и четыре выходных шины признаков. Сдвиговый регистр 9 предназначен дл  формировани  серии последовател ных управл ющих сигналов, необходимы дл  функционировани   чейки. Дешифратор 10 предназначен дл  де шифрации кода выполн емой операции. Перва  группа элементов И 11 пред назначена дл  формировани  сигналов управлени  дл  коммутаторов 2 и 4 в зависимости от кода выполн емой операции. Одни входы элементов И соединены с выходами дешифратора 10, а дфугие входы соединены с различными выходами сдвигового регистра 9. Выходы элементов И соединены с упра л ющими входами коммутаторов 2 и -4. Втора  группа элементов И 8 предназначена дл  формировани  необходимых управл ющих сигналов дл  регистров 3 и 5 и коммутаторов 2 и 4. Одни входы элементов И второй группы соединены с выходами схемы сравнени , а другие входы каждого элемента И соединены с различными выходами регистipa 9. Выходы элементов И 8 соединены с управл ющими входами регистров 3,5 и KONjvtyTaTOpoB 2 и 4. Рассмотрим работу  чейки при выполнении наиболее сложной операции эквивалентности . В начале по коду сброса с выхода дешифратора осуществл етс  обнуление всех регистров и триггеров (цепи обнулени  не показаны, как при н то дл  регул рных цепей ). На первом такте сдвигающий регист 9 формирует сигнал записи на регистр 1. В -результате действи  этого сигна ла на регистр 1 осуществл етс  запис эталонного значени  расплывчатого высказывани , например и 0,6, с входных шин-  чейки. На втором такте сдвигающий регистр 9 формирует сигнал записи на регистр 3 текущего значени  расплывчатого высказывани  например 0,7, которое также поступает с входных шин. Дешифратор 10 дешифрирует код опе рации эквивалентности и тем самым возбуждает один из выходов дешифратора - выход операции эквивалентности . Возбужденный выход дешифратора и третий тактовый сигнал с регистра 9 поступают на вход одной из схем И первой группы, а сигнал с выхода этфй схемы поступает на коммутаторы 2 ft 4, как сигнал разрешени  выдачи на входные шины схемы сравнени  содержимого первого регистра в инверсном коде, в данном случае ,4, а содержимого регистра 3 в пр мом коде, т.е. 0,7. Схема сравнени  сравнивает значени  iS и и возбуждает выход Hrj , подтверждающий, что Та li . Сигнг-ш с четвертого такта регистра 9 совместно с возбужденным выходом Н rj схемы сравнени  поступает на одну из схем И второй группы, котора , в свою очередь, формирует сигнал в коммутатор 4 и на регистр 5. Управл ющий сигнал в коммутаторе 4 коммутирует выходы регистра 3 с входами регистра 5, а сигнал на регистре 5 разрешает запись значени  Ъ 0,7 на регистр 5. Сигнал с п того такта регистра |9 поступает на один из входов схемы И первой группы, а второй вход этой схемы И соединен с возбужденным выходом дешифратора 10. Сигнал с выхода этой схемы И поступает на коммутаторы 2 и 4. Ком14утатор 2 коммутирует выход регистра 1 на схему сравнени  в пр мом коде , т.е. а 0,6, а коммутатор 4 коммутирует выход регистра 3 в инверсном коде, т.е. 1Ь 1 - Ъ 0,3. Схема сравнени  сравнивает значени  1Ъ , возбуждает выход Hq , т.е. а It). Сигналы с шестого такта регистра 9 и с возбужденного выхода H(j схемы сравнени  поступают на вход одной из схем И второй группы , сигнал с выхода этой схемы И поступает на коммутатор 2 и на регистр 3. В коммутаторе 2 осуществл етс  коммутаци  выхода регистра 1 на вход регистра 3, а на регистр 3 разрешает запись значени  содержимого регистра 1, т.е. а 0,6 переписываетс  на регистр 3. Сигнал седьмого такта с регистра 9 поступает на управл ющий вход коммутатора 6 и на один из входов схеMtJ И первой группы, второй вход этой схемы И соединен с возбужденным выходом дешифратора 10. Сигнал с выхода этой схемы И поступает на один из управл ющих входов коммутатора 4. На этом рабочем такте коммутатор 6 коммутирует выходы регистра 5 на входные шины схемы сравнени  дл  выдачи на схему сравнени  значени  S 0,7, наход щиес  на регистре 5, а коммутатор 4 коммутирует выходы регистра 3 с вторыми входными шинами схемы сравнени  дл  выдачи на схему сравнени  значени  oi 0,6. Причем в схеме сравнени  выходы коммутатора 4 соединены с одними из входных шин схемы сравнени , а выходы коммутаторов 2и б объедин ютс  через схему ИЛи соединены с другими входными шинами .. В результате сравнени  на выходе схемы сравнени  возбуждаетс  выход Hfj, так как код содержимого регистра 3в данном случае S 0,6 меньше, чем код, наход щийс в регистре 5, в данном, случае 0,7. Сигнал с восьмого такта регистра 9 совмест но с возбужденным выходом Hfj посту ет на вход одной из схем И второй группы. Сигнал с выхода этой схемы поступает на коммутатор 4 и тем самым соедин ет пр мые выходы регистра 3 с выходными шинами  чейки. На этом выполнение операции эквивалент ности над расплывчатыми высказывани ми завершаетс . Другие операции выполн ютс  аналогично различным част м операции эквивалентности, так как вход т в в ее состав. Ячейка однородной структуры рабо тает следующим образом. В начале работы необходимо установить в нулевое состо ние все регистры , что осуществл етс  с помощыо единичного потенциала, который формирует дешифратор 10 (фиг.2), по коду сброса, поступающего по управл ющим шинам 14 на вход дешифратора . - После сброса осуществл етс  запи информации или значени  расплывчатых высказываний а и Ъ на регистры 1 и 3 соответственно под действием совместных выходных сигнгшов регистра 9 и дешифратора через гру пу элементов И 11. Информаци , необходима  дл  записи, поступает по входной информационной шине 13. Настройка  чейки на выполнение конкретной операции производитс  по коду, поступающему по управл ющим шинам на дешифратор. После настройки  чейки на операцию начинаетс  процесс реализации микропрограмм. Микропрограммы операции чтени  и инверсии наиболее простые и заверша ютс  выдачей на выход в пр мом и ин версном коде соответственно содержи мого регистров 1 или 3. Микропрограммы операций конъюнкци дизъюнкции,импликации и ассоциативного поиска очень близки между собой и выполн ютс  за одинаковое кол чество микротактов. Микропрограмма операции дизъюнкц ( конъюнкци ). 1.Сброс. 2.Запись значени  на регистры 1 и 3.Вьщать на схему сравнени  содерж мое регистров 1 и 3. 4.Сравнение, выдать на выход наибо шее (наименьшее) из сравниваемых значений. 5.Конец. Микропрограмма операции импликац 1.Сброс. 2.Запись значени  на регистры 1 и 3.Вьвдать на схему сравнени  содержимое регистра 1 в пр мом код а регистра 3 в инверсном коде. 4.Сравнение, выдать на выход наибо шее из сравниваемых значений. 5. Конец. Микропрограмма операции ассоциативного поиска. 1.Сброс. 2.Запись значени  на регистры 1 и 3. 3, Выдать на схему сравнени  содержимое регистров 1 и 3. 4.Сравнение, при равенстве выдать на выход одно из сравниваемых значений . 5.Конец. При реализации этих микропрограмм с помощью коммутаторов 2 и 4 осуществл етс  выдача на схему сравнени  содержимого регистров 1 и 3 в пр мом, инверсном или пр мом и инверсном кодах. Следующий такт регистра 9 совместно с выходными сигналами схемы сравнени  формирует управл ющий потенциал , который осуществл ет выдачу на выход содержимого регистра 1 или 3, дл  чего коммутатор 2 и 4 подключает выходы регистра 1 или 3 к выходным шинам 13, через группу элементов тлт 12. Микропрограмма операции эквивалентности наиболее сложна  и выполн етс  в три этапа. Микропрограмма операции эквивалентности . 1.Сброс. 2.Запись значени  на регистры 1 и 3. 3.Выдать на схему сравнени  содержимое регистра 1 в пр мом коде и регистра 3 в инверсном коде. 4.Сравнение, запись на регистр 3 наибольшего значени  из сравниваемых значений регистров 1 и 3. 5.Вьщать на схему сравнени  содержимое регистра 1 в инверсном коде, а регистра 3 в пр мом коде. 6.Сравнение, если значени  регистра 1 бол ыие значени  регистра 3, то запись нарегистр 3 содержимого регистра 1, в противном случае регистр 3 сохран ет первоначальное значение. 7.Шадать на схему сравнени  содержимое регистров 1 и 3. 8.Сравнение, выдать на выход наименьше из сравниваемых значений. 9.Конец. На первых двух этапах реализации этой микропрограммы повтор ютс  последовательно два раза действи  операции импликации и результаты операции запоминают регистры 3 и 5 соответственно . На третьем этапе реализации микрогфограмглы в результате действи  управл ющего сигнала регистра 9 на коммутаторы 4 и б осуществл етс  выдача на схему сравнени  содержиNHX регистров 3 и 5. Завершаетс  микропрограмма тем, что, в результате совместных действий двух сигналов с регистра 9 и схемы 7 сравнени  на коммутатор 4 или 6, подключаютс  выходы регистра 3 или 5 соответственно к выходным шинам  чейки 13 через группу элементов ИЛИ 12. Введение новых узлов позвол ет н основе аналогичных чеек построить однородную вычислительную структуру дл  реализации расплывчатых алгорит мов, которые работают в режиме прин ти  решени  в сложных услови х, что  вл етс  особенно актуальным в управлении сложными технологическим процессами, в робототехнике, а также в моделировании де тельности человека при прин тии решений в услови х неотфеделенности или расплывчатости входной информации. Формула изобретени  Ячейка однородной структуры, соде жаща  три регистра, схему сравнени  первую группу элементов И, элементы ИЖ и дешифратор, о т л и ч а ю щ а  с   тем, что, с целью расширени  ее функциональных возможностей за счет обеспечени возможности преобра зовани  расплывчатых логических формул , в нео введены коммутаторы, четвертый регистр и втора  группа элементов И, причем группы выходов первого , второго и третьего регистров соединены с первыми группами информационных входов первого, второго и третьего коммутаторов соответственно группы выходов которых соединены с выходами элементов ИЛИ соответственно , выходы которых подключены к выхо дам  чейки соответственно, группа вы ходов первого коммутатора соединена с первыми группами информационных входов второго и третьего регистров и первой группой входов схемы сравнени , группа выходов второго коммутатора соединена с второй группой информационных входов третьего регистра и второй группой входов схемы сравнени , группа выходов третьего коммутатора соединена с третшй группой входов схемы сравнени , группа выходов схемы сравнени  соединена с первыми входами элементов И первой группы соответственно, вторые входы которых соединены с первым выходом четвертого регистра, выходы элементов И второй группы соединены с управл ющими входами первого и второго коммутаторов, первый выход четвертого регистра подключен к управл ющим входам первого и второго регистров , второй выход четвертого регистра соединен с первыми входами элементов И второй группы, вторые входы которых соединены с выходами дешифратора соответственно, выходы элементов И первой группы соединены с вторыми группами информационных входов первого и второго коммутаторов, второй группой информационных входов второго регистра и третьей группой информационных входов третьего регистра, группа информационных входов первого регистра и треть  группа.информационных входов второго регистра соединены с информационными входами  чейки, вход четвертого регистра и входы дешифратора соединены с управл ющими входами  чейки. Источники информации, прин тые во внимание при экспертизе 1.- Авторское свидетельство СССР № 478297, кл. G 06 F 1/00, 1975.
2. 2. Авторское свидетельство СССР № 634268, кл. G 06F 7/06, 1978 (прототип ).