JPS6253857B2 - - Google Patents
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- Publication number
- JPS6253857B2 JPS6253857B2 JP57220333A JP22033382A JPS6253857B2 JP S6253857 B2 JPS6253857 B2 JP S6253857B2 JP 57220333 A JP57220333 A JP 57220333A JP 22033382 A JP22033382 A JP 22033382A JP S6253857 B2 JPS6253857 B2 JP S6253857B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- random
- instruction
- operand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000005094 computer simulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
(1) 技術の分野
本発明は計算機系統の設計確認およびその正常
性確認に要するテストデータの発生装置に係り、
特にテストデータをランダムデータから作成する
ランダム命令によるテストデータ発生装置に関す
る。
性確認に要するテストデータの発生装置に係り、
特にテストデータをランダムデータから作成する
ランダム命令によるテストデータ発生装置に関す
る。
(2) 技術の背景
計算機系統の設計確認のため種々の組合せによ
る命令列を実行しなければならないが、この組合
せには膨大な数があり従つてこのデータを作成す
るためには多大な工数を必要とする。このためラ
ンダム発生器の出力データを命令として順に実行
させることが一般に行われているが、このランダ
ムデータを利用する場合にも多くの命令毎に対応
した規制があり、ランダムデータそのものをテス
トデータとして使用することはできない。例え
ば、オペランドアドレスが４バイト境界である命
令ではオペランドアドレスの下２ビツトは常に
「０」でなければならないし、また使用レジスタ
の指定情報や構成制御情報等も特定の値にしなけ
ればならない場合があり、その複雑な処理を改善
することが要望されていた。
る命令列を実行しなければならないが、この組合
せには膨大な数があり従つてこのデータを作成す
るためには多大な工数を必要とする。このためラ
ンダム発生器の出力データを命令として順に実行
させることが一般に行われているが、このランダ
ムデータを利用する場合にも多くの命令毎に対応
した規制があり、ランダムデータそのものをテス
トデータとして使用することはできない。例え
ば、オペランドアドレスが４バイト境界である命
令ではオペランドアドレスの下２ビツトは常に
「０」でなければならないし、また使用レジスタ
の指定情報や構成制御情報等も特定の値にしなけ
ればならない場合があり、その複雑な処理を改善
することが要望されていた。
(3) 従来技術と問題点
第１図は従来のランダム命令の作成手順を示す
手順図である。第１図に示すように命令の形式に
は例えばＡ形式命令、Ｂ形式命令、その他、と計
算機の機種による差、、計算機メーカーによる差
等により多くの形式が存在している。ランダム命
令を作成する場合にはランダムに抽出した命令コ
ードに、命令形式毎に基準化された形式に基づい
てレジスタ部、アドレス部のオペランド部へ許さ
れている範囲内のランダムデータを各々に付加し
実メモリ上に順次展開する。種々の特記事項があ
る場合には、その制限事項を必要としその命令コ
ードのみに基づく形式でランダムデータを付加す
る。そのため作成すべき命令は命令形式の複雑化
された判別処理および命令コード毎に基づく特記
事項（制限事項）をすべてプログラム処理化する
必要があり、従つて多くの形式がありその形式が
すべて異なる場合にはすべてについてコード判別
が必要となりその命令を作成する条件のプログラ
ム処理が複雑化しマクロ化されたルーチンの作成
が非常に複雑となる問題があつた。
手順図である。第１図に示すように命令の形式に
は例えばＡ形式命令、Ｂ形式命令、その他、と計
算機の機種による差、、計算機メーカーによる差
等により多くの形式が存在している。ランダム命
令を作成する場合にはランダムに抽出した命令コ
ードに、命令形式毎に基準化された形式に基づい
てレジスタ部、アドレス部のオペランド部へ許さ
れている範囲内のランダムデータを各々に付加し
実メモリ上に順次展開する。種々の特記事項があ
る場合には、その制限事項を必要としその命令コ
ードのみに基づく形式でランダムデータを付加す
る。そのため作成すべき命令は命令形式の複雑化
された判別処理および命令コード毎に基づく特記
事項（制限事項）をすべてプログラム処理化する
必要があり、従つて多くの形式がありその形式が
すべて異なる場合にはすべてについてコード判別
が必要となりその命令を作成する条件のプログラ
ム処理が複雑化しマクロ化されたルーチンの作成
が非常に複雑となる問題があつた。
(4) 発明の目的
本発明は上述した問題に鑑み、比較的単純な装
置構成とプログラム処理の簡素化が図れ、計算機
を試験するためのランダム命令によるテストデー
タを容易に作成することができるテストデータ発
生装置を提供することを目的とする。
置構成とプログラム処理の簡素化が図れ、計算機
を試験するためのランダム命令によるテストデー
タを容易に作成することができるテストデータ発
生装置を提供することを目的とする。
(5) 発明の構成
この目的は、本発明によれば、ｋビツトの命令
コード部と（ｎ−ｋ）ビツトの原始オペランド部
から成るｎビツトのランダムデータを発生する乱
数発生器と、命令コード毎にその命令のオペラン
ド部の制限事項として論理値「０」にすべきビツ
ト位置を示す情報および論理値「１」にすべきビ
ツト位置を示す情報を格納する記憶手段と、該オ
ペランド部に制限事項があるか否かを判定する判
定手段と、該乱数発生器からの出力データのうち
の原始オペランド部の（ｎ−ｋ）ビツトと該記憶
手段からの読出しデータとのビツト対応で論理積
が得られる論理積手段と、該論理積手段からの出
力データと該記憶手段からの読出しデータとのビ
ツト対応で論理和が得られる論理和手段とを具備
することを特徴とするテストデータ発生装置、を
提供することにより達成される。
コード部と（ｎ−ｋ）ビツトの原始オペランド部
から成るｎビツトのランダムデータを発生する乱
数発生器と、命令コード毎にその命令のオペラン
ド部の制限事項として論理値「０」にすべきビツ
ト位置を示す情報および論理値「１」にすべきビ
ツト位置を示す情報を格納する記憶手段と、該オ
ペランド部に制限事項があるか否かを判定する判
定手段と、該乱数発生器からの出力データのうち
の原始オペランド部の（ｎ−ｋ）ビツトと該記憶
手段からの読出しデータとのビツト対応で論理積
が得られる論理積手段と、該論理積手段からの出
力データと該記憶手段からの読出しデータとのビ
ツト対応で論理和が得られる論理和手段とを具備
することを特徴とするテストデータ発生装置、を
提供することにより達成される。
(6) 発明の実施例
第２図は本発明によるテストデータ発生装置Ｒ
の一実施例を示すブロツク線図である。第２図に
おいて、１は、上位ｋビツトを命令の命令コード
部のデータとし、下位ｌビツトを命令のオペラン
ド部の原始データとしこれを原始オペランドとす
るｎビツトからなるランダムデータを発生する乱
数発生器である。２は命令コード部にその命令の
オペランド部の制限事項即ち、論理値が「０」で
あるべきビツト位置を示す情報Ａおよび論理値が
１であるべきビツト位置を示す情報Ｂを格納する
記憶手段としての設定条件格納メモリである。３
は命令のオペランド部に制限事項があるか否かを
判する判定手段としての条件判定回路である。４
および５は３の設定条件格納メモリから読出され
たデータを無効とするゲートであり第３図に詳細
に示すように、原始オペランド部のｌビツト分の
ゲートにより各々構成される。６は、乱数発生器
１からの原始オペランド部のｌビツトとゲート４
とのビツト対応の論理積回路であり第３図に詳細
に示すように原始オペランド部のｌビツト分のア
ンドゲートにより構成される。７は論理積回路６
からの出力データとゲート５とのビツト対応の論
理和回路であり第３図に詳細に示すように論理積
回路６の各々のゲートに対応してｌビツト分のオ
アゲートにより構成される。
の一実施例を示すブロツク線図である。第２図に
おいて、１は、上位ｋビツトを命令の命令コード
部のデータとし、下位ｌビツトを命令のオペラン
ド部の原始データとしこれを原始オペランドとす
るｎビツトからなるランダムデータを発生する乱
数発生器である。２は命令コード部にその命令の
オペランド部の制限事項即ち、論理値が「０」で
あるべきビツト位置を示す情報Ａおよび論理値が
１であるべきビツト位置を示す情報Ｂを格納する
記憶手段としての設定条件格納メモリである。３
は命令のオペランド部に制限事項があるか否かを
判する判定手段としての条件判定回路である。４
および５は３の設定条件格納メモリから読出され
たデータを無効とするゲートであり第３図に詳細
に示すように、原始オペランド部のｌビツト分の
ゲートにより各々構成される。６は、乱数発生器
１からの原始オペランド部のｌビツトとゲート４
とのビツト対応の論理積回路であり第３図に詳細
に示すように原始オペランド部のｌビツト分のア
ンドゲートにより構成される。７は論理積回路６
からの出力データとゲート５とのビツト対応の論
理和回路であり第３図に詳細に示すように論理積
回路６の各々のゲートに対応してｌビツト分のオ
アゲートにより構成される。
このような構成において、乱数発生器１がカウ
ントアツプされると、上位のｋビツトの命令コー
ドは条件判定回路３を経てデコーダによりデコー
ドされ設定条件格納メモリ２をアクセスしその命
令の有する制限事項であるデータＡおよびデータ
Ｂを読出す。また命令コードは条件判定回路３に
入力され制限事項の有無を判定しもし制限事項が
無ければ「１」、有れば「０」を出力する。条件
判定回路３の出力と設定条件格納メモリ２のデー
タＡはゲート４に入力され、その出力と乱数発生
器１の原始オペランド部の出力とは論理積回路６
に入力されて論理積がとられ、データＡの中で
「０」であるビツト位置はランダムデータを強制
的に「０」にし、他のビツトは原始オペランド部
のランダムデータがそのまゝ出力する。この場合
条件判定回路３の出力が「１」、即ち制限事項な
しであればＡのデータに関係なくすべてのビツト
が原始オペランド部のランダムデータをそのまゝ
出力する。一方、条件判定回路３の出力と設定条
件格納メモリ２のデータＢはゲート５に入力さ
れ、その出力と論理積回路６の出力とは論理和回
路７に入力されて論理和がとられ、データＢの中
で「１」であるビツト位置はランダムデータを強
制的に「１」にし、他のビツトは論理積回路６の
出力データがそのまゝ出力される。この場合条件
判定回路３の出力が「１」、即ち、制限事項なし
であればＢのデータに関係なくすべてのビツトが
論理積回路６の出力データ即ち原始オペランド部
のデータを出力する。この論理和回路７の出力を
命令のオペランド部として使用し、図示していな
い手段の制御により上記のようにして得られた命
令コード部とオペランド部を命令として主メモリ
（図示せず）に格納して乱数発生器をカウントア
ツプする。上述した動作を繰り返すことによりラ
ンダムな命令列を主メモリに展開することができ
る。
ントアツプされると、上位のｋビツトの命令コー
ドは条件判定回路３を経てデコーダによりデコー
ドされ設定条件格納メモリ２をアクセスしその命
令の有する制限事項であるデータＡおよびデータ
Ｂを読出す。また命令コードは条件判定回路３に
入力され制限事項の有無を判定しもし制限事項が
無ければ「１」、有れば「０」を出力する。条件
判定回路３の出力と設定条件格納メモリ２のデー
タＡはゲート４に入力され、その出力と乱数発生
器１の原始オペランド部の出力とは論理積回路６
に入力されて論理積がとられ、データＡの中で
「０」であるビツト位置はランダムデータを強制
的に「０」にし、他のビツトは原始オペランド部
のランダムデータがそのまゝ出力する。この場合
条件判定回路３の出力が「１」、即ち制限事項な
しであればＡのデータに関係なくすべてのビツト
が原始オペランド部のランダムデータをそのまゝ
出力する。一方、条件判定回路３の出力と設定条
件格納メモリ２のデータＢはゲート５に入力さ
れ、その出力と論理積回路６の出力とは論理和回
路７に入力されて論理和がとられ、データＢの中
で「１」であるビツト位置はランダムデータを強
制的に「１」にし、他のビツトは論理積回路６の
出力データがそのまゝ出力される。この場合条件
判定回路３の出力が「１」、即ち、制限事項なし
であればＢのデータに関係なくすべてのビツトが
論理積回路６の出力データ即ち原始オペランド部
のデータを出力する。この論理和回路７の出力を
命令のオペランド部として使用し、図示していな
い手段の制御により上記のようにして得られた命
令コード部とオペランド部を命令として主メモリ
（図示せず）に格納して乱数発生器をカウントア
ツプする。上述した動作を繰り返すことによりラ
ンダムな命令列を主メモリに展開することができ
る。
第４図は、本発明によるテストデータ発生装置
のランダム命令によりテストデータの作成手順を
示した図であり、上述したようにランダムデータ
を強制的に「０」にしたいビツトおよび「１」に
したいビツトにするためにＡデータおよびＢデー
タを付加する２つのステツプによりランダム命令
によるテストデータを作成することができる。
のランダム命令によりテストデータの作成手順を
示した図であり、上述したようにランダムデータ
を強制的に「０」にしたいビツトおよび「１」に
したいビツトにするためにＡデータおよびＢデー
タを付加する２つのステツプによりランダム命令
によるテストデータを作成することができる。
第５図は、本発明によるテストデータ発生装置
を使用してランダム命令を作成しテストデータと
する場合の一例を説明する説明図であり、５０の
命令コードにおいてr0＝０−７、r1＝０−Ｆ、r2
＝８−Ｆ、r3＝000〜FFFの条件を満足するデー
タの流れを示す。図に示すように509B36A0のラ
ンダムデータが５０の命令コードの条件を満足す
る501BB6A0に変換された例である。
を使用してランダム命令を作成しテストデータと
する場合の一例を説明する説明図であり、５０の
命令コードにおいてr0＝０−７、r1＝０−Ｆ、r2
＝８−Ｆ、r3＝000〜FFFの条件を満足するデー
タの流れを示す。図に示すように509B36A0のラ
ンダムデータが５０の命令コードの条件を満足す
る501BB6A0に変換された例である。
なお、第２図および第３図において論理積回路
６と論理和回路７の実行順序を逆にしても同様の
出力を得ることができる、また設定条件格納メモ
リ２内に制限事項がない命令のデータとしてＡに
全ビツト「１」、Ｂに全ビツト「０」を格納して
おけば、条件判定回路３およびゲート４，５の機
能は不要となる。
６と論理和回路７の実行順序を逆にしても同様の
出力を得ることができる、また設定条件格納メモ
リ２内に制限事項がない命令のデータとしてＡに
全ビツト「１」、Ｂに全ビツト「０」を格納して
おけば、条件判定回路３およびゲート４，５の機
能は不要となる。
(7) 発明の効果
以上詳しく説明したように、本発明によるテス
トデータ発生装置によつて比較的単純な構成と処
理の簡素化が図れ、計算機を試験するためのラン
ダム命令によるテストデータが容易に作成するこ
とができる。
トデータ発生装置によつて比較的単純な構成と処
理の簡素化が図れ、計算機を試験するためのラン
ダム命令によるテストデータが容易に作成するこ
とができる。
第１図は、従来のランダム命令によるテストデ
ータの作成手順を示す手順図、第２図は、本発明
によるテストデータ発生装置の一実施例を示すブ
ロツク線図、第３図は、第２図の一部分を詳細に
示すブロツク線図、第４図は、第２図に示す装置
によるランダム命令によるテストデータの作成手
順を示す手順図、および第５図は、第２図に示す
装置によるランダム命令によるテストデータ作成
の一例を示す図である。 （符号の説明）、１…乱数発生器、２…設定条
件格納メモリ、３…条件判定回路、４，５…ゲー
ト、６…論理積回路、７…論理和回路。
ータの作成手順を示す手順図、第２図は、本発明
によるテストデータ発生装置の一実施例を示すブ
ロツク線図、第３図は、第２図の一部分を詳細に
示すブロツク線図、第４図は、第２図に示す装置
によるランダム命令によるテストデータの作成手
順を示す手順図、および第５図は、第２図に示す
装置によるランダム命令によるテストデータ作成
の一例を示す図である。 （符号の説明）、１…乱数発生器、２…設定条
件格納メモリ、３…条件判定回路、４，５…ゲー
ト、６…論理積回路、７…論理和回路。
Claims (1)
- １ ｋビツトの命令コード部と（ｎ−ｋ）ビツト
の原始オペランド部から成るｎビツトのランダム
データを発生する乱数発生器と、命令コード毎に
その命令のオペランド部の制限事項として論理値
「０」にすべきビツト位置を示す情報および論理
値「１」にすべきビツト位置を示す情報を格納す
る記憶手段と、該オペランド部に制限事項がある
か否かを判定する判定手段と、該乱数発生器から
の出力データのうちの原始オペランド部の（ｎ−
ｋ）ビツトと該記憶手段からの読出しデータとの
ビツト対応で論理積が得られる論理積手段と、該
論理積手段からの出力データと該記憶手段からの
読出しデータとのビツト対応で論理和が得られる
論理和手段とを具備することを特徴とするテスト
データ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220333A JPS59127157A (ja) | 1982-12-17 | 1982-12-17 | テストデ−タ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220333A JPS59127157A (ja) | 1982-12-17 | 1982-12-17 | テストデ−タ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127157A JPS59127157A (ja) | 1984-07-21 |
| JPS6253857B2 true JPS6253857B2 (ja) | 1987-11-12 |
Family
ID=16749499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57220333A Granted JPS59127157A (ja) | 1982-12-17 | 1982-12-17 | テストデ−タ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127157A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2618387B2 (ja) * | 1987-02-19 | 1997-06-11 | 日本電信電話株式会社 | 情報処理装置の試験方法 |
| JPH02244338A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | データ処理装置の試験方式 |
| US7308571B2 (en) * | 2004-10-06 | 2007-12-11 | Intel Corporation | Overriding processor configuration settings |
-
1982
- 1982-12-17 JP JP57220333A patent/JPS59127157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127157A (ja) | 1984-07-21 |
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