JPS5818757A - 配列限界検査装置 - Google Patents
配列限界検査装置Info
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- JPS5818757A JPS5818757A JP56116968A JP11696881A JPS5818757A JP S5818757 A JPS5818757 A JP S5818757A JP 56116968 A JP56116968 A JP 56116968A JP 11696881 A JP11696881 A JP 11696881A JP S5818757 A JPS5818757 A JP S5818757A
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- JP
- Japan
- Prior art keywords
- array
- dimension
- register
- bit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置が配列を扱う際、プログラム誤
まりの大きな原因の一つとなる配列の限うる配列限界検
査装置を提供することを目的とする。
まりの大きな原因の一つとなる配列の限うる配列限界検
査装置を提供することを目的とする。
配列はプログラム記述の中で最も頻繁に使用されるデー
タ構造であり、一般に多次元の要素より構成される。し
かし、従来配列を実現する具体的手段は、−次元のアド
レス付けをされたランダム・アクセスメモリなどが用い
られるため、配列の多次元７ トＬ／ス（！Ｌ 、 ｂ
、 ａ ）はａ、ｂ、ｃの限界値をそれぞ：ｉｔＬ、
Ｍ、Ｎとした時（Ｍａ＋ｂ）Ｎ＋ｃとなる一次元アドレ
スに変換されて使用されていた。この様に従来の配列に
対するアクセスの方法は、配列の多次元アドレスが各次
元の限界値以下であることを保証する何の手段も提供し
なかった。
タ構造であり、一般に多次元の要素より構成される。し
かし、従来配列を実現する具体的手段は、−次元のアド
レス付けをされたランダム・アクセスメモリなどが用い
られるため、配列の多次元７ トＬ／ス（！Ｌ 、 ｂ
、 ａ ）はａ、ｂ、ｃの限界値をそれぞ：ｉｔＬ、
Ｍ、Ｎとした時（Ｍａ＋ｂ）Ｎ＋ｃとなる一次元アドレ
スに変換されて使用されていた。この様に従来の配列に
対するアクセスの方法は、配列の多次元アドレスが各次
元の限界値以下であることを保証する何の手段も提供し
なかった。
−次元アドレスに変換後の値が配列のために確保されて
いる領域外を示した場合をエラーとして除外することも
考えられるがこれでも十分ではない。
いる領域外を示した場合をエラーとして除外することも
考えられるがこれでも十分ではない。
すなわち限界値がＬ＝ｓ、Ｍ＝４．Ｎ＝３の時を考えて
みる。多次元アドレス（ａ 、ｂ 、 ｃ ）−（２＋
３ ＋ ’）は本来存在し得ない配列アドレスにもが
かわらず、−次元アド、レスに変換後は（４Ｘ２＋３）
Ｘ３＋４＝３７となり多次元アドレス（ａ、ｂ、ｃ）−
（２，４，１）と同じ一次元アドレスを示すこととなる
。従って一次元アドレスに変換後にその値が配列に割シ
当てられた領域に入っていることを検査しても配列に対
する正しいアクセスは保証することができない。
みる。多次元アドレス（ａ 、ｂ 、 ｃ ）−（２＋
３ ＋ ’）は本来存在し得ない配列アドレスにもが
かわらず、−次元アド、レスに変換後は（４Ｘ２＋３）
Ｘ３＋４＝３７となり多次元アドレス（ａ、ｂ、ｃ）−
（２，４，１）と同じ一次元アドレスを示すこととなる
。従って一次元アドレスに変換後にその値が配列に割シ
当てられた領域に入っていることを検査しても配列に対
する正しいアクセスは保証することができない。
結局、配列に対する正しいアクセスを保証するためには
、配列にアクセスする場合に常に各次元のアドレスが定
められた限界値以下となっていることをプログラムの一
部でチェックするしか方法がなく、プログラム実行中に
これらのチェックを行なうことは、著しくプログラム実
行効率を低下させることとなっていた。
、配列にアクセスする場合に常に各次元のアドレスが定
められた限界値以下となっていることをプログラムの一
部でチェックするしか方法がなく、プログラム実行中に
これらのチェックを行なうことは、著しくプログラム実
行効率を低下させることとなっていた。
本発明は、この様な問題点を解決するために、なされた
ものであり、ランダムアクセスメモリで構成される配列
にアクセスするアドレス表現を、ビットフィールドを各
次元のアドレスに割り当て、直接多次元で表現する様に
して、配列がアクセスされると同時に各次元毎に限界値
との大小比較が行なわれる様にしたもので以下図面に従
ってその一実施例を詳細に説明する。
ものであり、ランダムアクセスメモリで構成される配列
にアクセスするアドレス表現を、ビットフィールドを各
次元のアドレスに割り当て、直接多次元で表現する様に
して、配列がアクセスされると同時に各次元毎に限界値
との大小比較が行なわれる様にしたもので以下図面に従
ってその一実施例を詳細に説明する。
第１図は本発明の一実施例の構成を示した図であり、第
２図は配列の次元を定義するレジスタの−構成方法を示
す図、第３図は各次元の限界値を格納するレジスタの一
構成方法を示す図、第４図は配列がアクセスされた時配
列の各次元のアドレスが限界値を越えたことを検出する
組合せ論理回路の一実施例を示した図である。
２図は配列の次元を定義するレジスタの−構成方法を示
す図、第３図は各次元の限界値を格納するレジスタの一
構成方法を示す図、第４図は配列がアクセスされた時配
列の各次元のアドレスが限界値を越えたことを検出する
組合せ論理回路の一実施例を示した図である。
第１図において、配列の次元を定義する配列定義レジス
タ１の内容によって、各次元に対する限界値が格納され
ている配列限界値レジスタ２の内容が組合せ論理回路３
によって解釈され、各次元毎の限界値が分離される。配
列にアクセスするために配列アドレス信号４が入力され
ると配列定義レジスタ１の定義に従って各次元毎に配列
限界レジスタ２の限界値と大小比較され、入力された配
列アドレス４の各次元の一つでも定義された限界を越え
るものが存在する場合、エラー検出信号６に論理「１」
信号を出力する。配列に対するアクセスは図中に示され
ていない中央処理装置によって行なわれ、上記中央処理
装置は常時上記エラー検出信号５を割り込み入力として
監視することによって、配列に対するアクセスが正常に
行なわれた時は、何の付加的処理を必要とせず、エラー
検出信号６が論理「１」となって上記中央処理装置に割
り込みが入力された時のみ、エラー回復のための付加的
処理を行なえばよい。
タ１の内容によって、各次元に対する限界値が格納され
ている配列限界値レジスタ２の内容が組合せ論理回路３
によって解釈され、各次元毎の限界値が分離される。配
列にアクセスするために配列アドレス信号４が入力され
ると配列定義レジスタ１の定義に従って各次元毎に配列
限界レジスタ２の限界値と大小比較され、入力された配
列アドレス４の各次元の一つでも定義された限界を越え
るものが存在する場合、エラー検出信号６に論理「１」
信号を出力する。配列に対するアクセスは図中に示され
ていない中央処理装置によって行なわれ、上記中央処理
装置は常時上記エラー検出信号５を割り込み入力として
監視することによって、配列に対するアクセスが正常に
行なわれた時は、何の付加的処理を必要とせず、エラー
検出信号６が論理「１」となって上記中央処理装置に割
り込みが入力された時のみ、エラー回復のための付加的
処理を行なえばよい。
第２図は配列の次元を定義する配列定義レジスタの一構
成法を示したもので、図は３次元配列（ａ 、 ｂ ＋
Ｃ）に対するものでａ、ｂ、ｃの限界値がそれぞれ５
，４．３ の場合について例示しである。
成法を示したもので、図は３次元配列（ａ 、 ｂ ＋
Ｃ）に対するものでａ、ｂ、ｃの限界値がそれぞれ５
，４．３ の場合について例示しである。
第２図（イ）において第１の次元乙に対しビット７から
ビット６迄の３ビツトのフィールドが割り当てられ、同
様にして第２の次元すに対しては、ビット４からビット
２迄の３ビツトのフィールドが、第３の次元Ｃに対して
はビット１とビットｏの２ビツトのフィールドがそれぞ
れ割り当てられている。次元の定義規則は以下の通シで
ある。各次元に割り当てられたビットフィールドの最上
位ビット位置のみ［ｏｊをセットし以下に続く下位のビ
ット位置には「１」を当該フィールドが続く限りセット
する。この様な規則に従って上記３次元配列（ａ、ｂ、
ｃ）の次元を定義したものを第２図（ロ）に示す。すな
わち第１の次元ａに対してはビット７の位置が最上位で
あるためｏ’６セツトし、以下ビット６、ビット６は同
一フィールドであるため「１」をセットしてｏｌｌとい
う定義のための表現を得る。同様にして第２の次元すに
対し０１１゜第３の次元Ｃに対しｏｌという定義を行な
い全体としてｏｌｌｏｌｌｏｌなる定義を行なう。さら
に配列の定義を行なわないフィールドは全てＯで満たし
ておく。
ビット６迄の３ビツトのフィールドが割り当てられ、同
様にして第２の次元すに対しては、ビット４からビット
２迄の３ビツトのフィールドが、第３の次元Ｃに対して
はビット１とビットｏの２ビツトのフィールドがそれぞ
れ割り当てられている。次元の定義規則は以下の通シで
ある。各次元に割り当てられたビットフィールドの最上
位ビット位置のみ［ｏｊをセットし以下に続く下位のビ
ット位置には「１」を当該フィールドが続く限りセット
する。この様な規則に従って上記３次元配列（ａ、ｂ、
ｃ）の次元を定義したものを第２図（ロ）に示す。すな
わち第１の次元ａに対してはビット７の位置が最上位で
あるためｏ’６セツトし、以下ビット６、ビット６は同
一フィールドであるため「１」をセットしてｏｌｌとい
う定義のための表現を得る。同様にして第２の次元すに
対し０１１゜第３の次元Ｃに対しｏｌという定義を行な
い全体としてｏｌｌｏｌｌｏｌなる定義を行なう。さら
に配列の定義を行なわないフィールドは全てＯで満たし
ておく。
第３図は、各次元に対する限界値を格納する配列限界レ
ジスタの一構成法を示すもので１図は第２図で定義され
た例に対応されて書かれている。
ジスタの一構成法を示すもので１図は第２図で定義され
た例に対応されて書かれている。
すなわち第３図（イ）は配列の次元を示したもので、第
２図（イ）と同じものである。第３図（ロ）中第１の次
元の限界値は６であるためビット７からビット６迄のビ
ットフィールドに２進数１０１が書かれ、以下同様にし
て、第２の次元に対しビット４からビット２迄のピッミ
ツイールドに限界値４を２進数で表現した１００．第３
の次元に対しビット１とビット０のビットフィールドに
限界値３″ｉ２進表現した１１がそれぞれ書かれる。
２図（イ）と同じものである。第３図（ロ）中第１の次
元の限界値は６であるためビット７からビット６迄のビ
ットフィールドに２進数１０１が書かれ、以下同様にし
て、第２の次元に対しビット４からビット２迄のピッミ
ツイールドに限界値４を２進数で表現した１００．第３
の次元に対しビット１とビット０のビットフィールドに
限界値３″ｉ２進表現した１１がそれぞれ書かれる。
第４図は、配列がアクセスされた時配列の各次元のアド
レスが限界値を越えたことを検出する組合せ論理回路の
一実施例であり、第２図、第３図におけるビット７から
ビット２に対応した部分が示される。第２図で示された
配列の次元を定義するレジスタのビット７の出力が図中
の信号ＤＭ７（４０−１）に入力され、以下ビット６か
らビット２迄それぞれ図中の信号ＤＭ６〜ＤＭ２ （４
０−２〜４ｏ−６）に入力される。第３図で示された各
次元の限界値を格納している配列限界値レジスタのビッ
ト７の出力が図中の信号ＬＭ７（３０−１）に入力され
、以下ビット６からビット２迄それぞれ図中の信号ＬＭ
６〜ＩＪＭ２（３０−２〜３Ｏ−６）に入力される。配
列にアクセスするために図には示されていない中央処理
装置より出力される配列アドレスは図中の信号ムＤ７か
らムＤ２（２０−１〜２Ｏ−６）に入力される。入力さ
れた配列アドレス（２０−１〜２Ｏ−ｅ）と限界値信号
（ＳＯ−１〜３Ｏ−６）の大小比較は上位ビットすなわ
ちビット７より開始し以下下位ビット方向にフィールド
が区切られる迄続けられる。
レスが限界値を越えたことを検出する組合せ論理回路の
一実施例であり、第２図、第３図におけるビット７から
ビット２に対応した部分が示される。第２図で示された
配列の次元を定義するレジスタのビット７の出力が図中
の信号ＤＭ７（４０−１）に入力され、以下ビット６か
らビット２迄それぞれ図中の信号ＤＭ６〜ＤＭ２ （４
０−２〜４ｏ−６）に入力される。第３図で示された各
次元の限界値を格納している配列限界値レジスタのビッ
ト７の出力が図中の信号ＬＭ７（３０−１）に入力され
、以下ビット６からビット２迄それぞれ図中の信号ＬＭ
６〜ＩＪＭ２（３０−２〜３Ｏ−６）に入力される。配
列にアクセスするために図には示されていない中央処理
装置より出力される配列アドレスは図中の信号ムＤ７か
らムＤ２（２０−１〜２Ｏ−６）に入力される。入力さ
れた配列アドレス（２０−１〜２Ｏ−ｅ）と限界値信号
（ＳＯ−１〜３Ｏ−６）の大小比較は上位ビットすなわ
ちビット７より開始し以下下位ビット方向にフィールド
が区切られる迄続けられる。
ムＮＤゲート（ｓｏ−１）の機能は、ビット７での大小
比較を行なうもので配列アドレス人Ｄ７（２０−１）が
論理「１」で限界値Ｌ Ｍ ７（３０−１）が論理「ｏ
」であることを検出するものである。
比較を行なうもので配列アドレス人Ｄ７（２０−１）が
論理「１」で限界値Ｌ Ｍ ７（３０−１）が論理「ｏ
」であることを検出するものである。
ＡＮＤゲート６０−２〜６０−６は上記ヒツト７に対す
ると同機能をビット６からビット２に対し行なうゲート
である。ＡＮＤ−ＯＲゲート８ｏ−１はビット７におい
て配列アドレス人Ｄ７（２０−１）と限界値ＬＭ７（３
０−１）が同じ値すなわち共に論理「１」か共に論理ｒ
ＯＪであることを検出した時、その出力に論理ｒｏｊ’
を出力する機能をもっている。ＮＡＮＤゲートＴｏ−１
はビット７において第２図における第１の次元がピント
６迄続いている時、ビット７における配列アドレスと限
界値とが同値であることを下位方向のビット位置に伝達
するものであり、ＮＡＲＤゲー）７０−１０出力が論理
「１」の時、大小関係の決定は、１ビツト下位のビット
すなわちビット６での大小関係に委ねられる。第２図、
第３図で示された例においては、第４図中の信号ＤＭＡ
（４０−４）は「０」であり上記第１の次元とは異なる
第２の次元の最上位であることを示している。この時Ｎ
ムＮＤゲート７０−３の出力は論理「１」となり、ビッ
ト４以下のビット位置における配列アドレスと限界値の
大小関係の比較はビット６以上の大小関係の比較と無関
係にされる。ムＮＤゲー）６０−６迄の出力が論理１の
場合、当該のビットで、配列アドレスが限界値を越えた
ことが検出されたことを示し、それらｉ０Ｒゲー）５０
によって論理和をとることによってエラー信号６１を生
成する。
ると同機能をビット６からビット２に対し行なうゲート
である。ＡＮＤ−ＯＲゲート８ｏ−１はビット７におい
て配列アドレス人Ｄ７（２０−１）と限界値ＬＭ７（３
０−１）が同じ値すなわち共に論理「１」か共に論理ｒ
ＯＪであることを検出した時、その出力に論理ｒｏｊ’
を出力する機能をもっている。ＮＡＮＤゲートＴｏ−１
はビット７において第２図における第１の次元がピント
６迄続いている時、ビット７における配列アドレスと限
界値とが同値であることを下位方向のビット位置に伝達
するものであり、ＮＡＲＤゲー）７０−１０出力が論理
「１」の時、大小関係の決定は、１ビツト下位のビット
すなわちビット６での大小関係に委ねられる。第２図、
第３図で示された例においては、第４図中の信号ＤＭＡ
（４０−４）は「０」であり上記第１の次元とは異なる
第２の次元の最上位であることを示している。この時Ｎ
ムＮＤゲート７０−３の出力は論理「１」となり、ビッ
ト４以下のビット位置における配列アドレスと限界値の
大小関係の比較はビット６以上の大小関係の比較と無関
係にされる。ムＮＤゲー）６０−６迄の出力が論理１の
場合、当該のビットで、配列アドレスが限界値を越えた
ことが検出されたことを示し、それらｉ０Ｒゲー）５０
によって論理和をとることによってエラー信号６１を生
成する。
以上説明した様に本発明によれば、配列に対するアクセ
スを行なう時、従来プログラムでしか実行でキナかった
配列の限界に対するチェックが、プログラムの介在なし
に行なうことができる様になり、プログラムの実行効率
を大幅に向上させることが可能となる。
スを行なう時、従来プログラムでしか実行でキナかった
配列の限界に対するチェックが、プログラムの介在なし
に行なうことができる様になり、プログラムの実行効率
を大幅に向上させることが可能となる。
１゜
第１図は本発明の一実施例における配列限界検査装置の
構成を示すブロック図、第２図（イ）、（ロ）は配列の
次元を定義するレジスタの一構成方法を示す図、第３図
（イ）、（ロ）は各次元の限界値を格納するレジスタの
一構成方法を示す図、第４図は配列がアクセスされた時
配列の各次元のアドレスが限界値を越えたことを検出す
る組合せ論理回路の一構成例を示すブロック図である。 １・・・・・・配列定義レジスタ、２・・・・・・配列
限界値レジスタ、３・・・・・・組合せ論理回路、４・
・川・配列アドレス、６・・・・・・エラー検出信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 配列アトＵス 第２図 （イフ ヒ’−ｔＬｄ４ｒ５１４ｒ３１２Ｔ１１０９ ８ ７６
５４ ｊ ２ １０（ロ） Ｊ［３５ＩＩ （イフ ｅ−ｙ＃４堵１５１４１３１２１１１０９８７６５４３
２７０（ロ）
構成を示すブロック図、第２図（イ）、（ロ）は配列の
次元を定義するレジスタの一構成方法を示す図、第３図
（イ）、（ロ）は各次元の限界値を格納するレジスタの
一構成方法を示す図、第４図は配列がアクセスされた時
配列の各次元のアドレスが限界値を越えたことを検出す
る組合せ論理回路の一構成例を示すブロック図である。 １・・・・・・配列定義レジスタ、２・・・・・・配列
限界値レジスタ、３・・・・・・組合せ論理回路、４・
・川・配列アドレス、６・・・・・・エラー検出信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 配列アトＵス 第２図 （イフ ヒ’−ｔＬｄ４ｒ５１４ｒ３１２Ｔ１１０９ ８ ７６
５４ ｊ ２ １０（ロ） Ｊ［３５ＩＩ （イフ ｅ−ｙ＃４堵１５１４１３１２１１１０９８７６５４３
２７０（ロ）
Claims (1)
- 配列の次元を定義する第１のレジスタと、上記第１のレ
ジスタの定義された内容に対応して配列の各次元に対す
る限界値を記憶する第２のレジスタと、上記第１のレジ
スタの出力と上記第２のレジスタの出力と配列にアクセ
スするためのアドレスとを入力とする組合せ論理回路と
を有し、上記アドレスの値が上記第１のレジスタの内容
に対応して上記第２のレジスタに記憶された各次元毎の
限界値を越える時上記組合せ論理回路よシ配列に対する
アクセスが誤まシであることを示す信号を出力するよう
にしたことを特徴とする配列限界検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116968A JPS5818757A (ja) | 1981-07-24 | 1981-07-24 | 配列限界検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116968A JPS5818757A (ja) | 1981-07-24 | 1981-07-24 | 配列限界検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5818757A true JPS5818757A (ja) | 1983-02-03 |
Family
ID=14700206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56116968A Pending JPS5818757A (ja) | 1981-07-24 | 1981-07-24 | 配列限界検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003256225A (ja) * | 2002-03-06 | 2003-09-10 | Mitsubishi Electric Corp | コンピュータシステム、障害対応方法及びコンピュータシステムを機能させるためのプログラム |
-
1981
- 1981-07-24 JP JP56116968A patent/JPS5818757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003256225A (ja) * | 2002-03-06 | 2003-09-10 | Mitsubishi Electric Corp | コンピュータシステム、障害対応方法及びコンピュータシステムを機能させるためのプログラム |
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