JPS6019080B2 - 記憶装置のチェック方法 - Google Patents
記憶装置のチェック方法Info
- Publication number
- JPS6019080B2 JPS6019080B2 JP55145456A JP14545680A JPS6019080B2 JP S6019080 B2 JPS6019080 B2 JP S6019080B2 JP 55145456 A JP55145456 A JP 55145456A JP 14545680 A JP14545680 A JP 14545680A JP S6019080 B2 JPS6019080 B2 JP S6019080B2
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- Japan
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置、特に書込および読出が可能なランダ
ム・アクセス・メモリ（ＲＡＭ）のチェック方法に係る
。
ム・アクセス・メモリ（ＲＡＭ）のチェック方法に係る
。
ＲＡＭのチェック方法としては従来より種々提案されて
いるが、以下にその１つの方法について述べる。
いるが、以下にその１つの方法について述べる。
それは書込データと読出データとを比較することによっ
て一致を見るものであり、詳細にはＮビットよりなるア
ドレスを順次変化して複数の記憶領域に次々に特定のデ
ータを書き込んだ後、再びアドレスを順次変化して記憶
領域のデー夕を読み出し、書込データと比較する方法で
ある。また、データそのものを直援比較することなく、
特定データを書込む際にパリティ情報を作成して特定デ
ータと共に記憶せしめ、議出しの際にそのパリティ情報
をチェックする方法も提案されている。いずれの方法に
おいても記憶装置の記憶素子そのもののチェックは可能
であるが、以下に述べる欠点を有している。
て一致を見るものであり、詳細にはＮビットよりなるア
ドレスを順次変化して複数の記憶領域に次々に特定のデ
ータを書き込んだ後、再びアドレスを順次変化して記憶
領域のデー夕を読み出し、書込データと比較する方法で
ある。また、データそのものを直援比較することなく、
特定データを書込む際にパリティ情報を作成して特定デ
ータと共に記憶せしめ、議出しの際にそのパリティ情報
をチェックする方法も提案されている。いずれの方法に
おいても記憶装置の記憶素子そのもののチェックは可能
であるが、以下に述べる欠点を有している。
それはＮビットよりなるアドレスのうちいずれか１つで
もグランドあるいはオープンになっていても、前記２つ
のチェック方法は良とされることである。すなわちアド
レス線のうち１つがグランドに接触していたとすると、
アドレス１１１を指定しても０１１、１０１、１１０に
変化し、実際にはアドレス１１１のチェックは行なわれ
なかったことになる。したがって、運転状態において０
１１の記憶領域に記憶されたデータはアドレス１１１を
指定して記憶させるデータに変更されることとなる。
もグランドあるいはオープンになっていても、前記２つ
のチェック方法は良とされることである。すなわちアド
レス線のうち１つがグランドに接触していたとすると、
アドレス１１１を指定しても０１１、１０１、１１０に
変化し、実際にはアドレス１１１のチェックは行なわれ
なかったことになる。したがって、運転状態において０
１１の記憶領域に記憶されたデータはアドレス１１１を
指定して記憶させるデータに変更されることとなる。
すなわちアドレスの競合が生じることとなる。本発明は
、かかる欠点を除去するために提案されたものであり、
以下図面に沿って詳細に説明する。
、かかる欠点を除去するために提案されたものであり、
以下図面に沿って詳細に説明する。
第１図においてＣＰＵは中央処理部、ＤＥＣＩ〜ＤＥＣ
２はアドレスデコーダ、ＲＡＭはランダム・アクセス・
メモリ、ＲＯＭはプログラムが記憶されたりード・オン
リ・メモリ、ｌＯＰは入出力ボートであり、外部機器に
接続される。
２はアドレスデコーダ、ＲＡＭはランダム・アクセス・
メモリ、ＲＯＭはプログラムが記憶されたりード・オン
リ・メモリ、ｌＯＰは入出力ボートであり、外部機器に
接続される。
ＣＰＵと各アドレスデコーダはＮビットよりなるアドレ
スバス線ＡＢを介して接続されており〜ＲＡＭ，ＲＯＭ
，ｌＯＰもデータバス線ＤＢを介して接続されている。
データバス線は双方向形式をとっている。更にＲＡＭ，
ＲＯＭ，ｌＯＰには旨込選択線ＷＳ、読出選択線ＲＳが
入力している。したがってＲＡＭ，ＲＯＭ，ｌＯＰはそ
れぞれ、指定されたアドレスに対して書込がセレクトさ
れておればデータバス線を介して入力しているデータを
書き込み、謙出がセレクトされていればそのアドレスに
対応する記憶領域のデータをデータバス線ＤＢを介して
出力する。中央処理部ＣＰＵは第２図に示す如く比較部
を有している。
スバス線ＡＢを介して接続されており〜ＲＡＭ，ＲＯＭ
，ｌＯＰもデータバス線ＤＢを介して接続されている。
データバス線は双方向形式をとっている。更にＲＡＭ，
ＲＯＭ，ｌＯＰには旨込選択線ＷＳ、読出選択線ＲＳが
入力している。したがってＲＡＭ，ＲＯＭ，ｌＯＰはそ
れぞれ、指定されたアドレスに対して書込がセレクトさ
れておればデータバス線を介して入力しているデータを
書き込み、謙出がセレクトされていればそのアドレスに
対応する記憶領域のデータをデータバス線ＤＢを介して
出力する。中央処理部ＣＰＵは第２図に示す如く比較部
を有している。
この比較部は４ビットの第１レジスタＲｅｇｌ，第２レ
ジスタＲｅｇ２と、４個のイクスクルーシブオア回路Ｅ
Ｘよりなる。第１のオア回路ＥＸＩには各レジスタＲｅ
ｇｌ，Ｒｅｇ２の各々の第１ビットｂｌが入力し、第２
のオア回路ＥＸ２には第２ビットｂ２が入力し、以下同
様に接続されている。各オア回路ＥＸの出力は第１レジ
スタＲｅｇｌの各対応ビットに入力している。次に第３
図に示すフローチャートに沿って本発明によるチェック
方法の順序を設暁する。
ジスタＲｅｇ２と、４個のイクスクルーシブオア回路Ｅ
Ｘよりなる。第１のオア回路ＥＸＩには各レジスタＲｅ
ｇｌ，Ｒｅｇ２の各々の第１ビットｂｌが入力し、第２
のオア回路ＥＸ２には第２ビットｂ２が入力し、以下同
様に接続されている。各オア回路ＥＸの出力は第１レジ
スタＲｅｇｌの各対応ビットに入力している。次に第３
図に示すフローチャートに沿って本発明によるチェック
方法の順序を設暁する。
先ず電源が投入されたことによりＲＯＭに記憶されたプ
ログラムのうちテストプログラムルーチンを読み出す。
それによってＣＰＵはアドレスバス線ＡＢをアドレス川
こ選択し、データバス線にマークを出力する。すなわち
３ビットよりなるアドレスバス線ＡＢの各ビットＢＩ〜
Ｂ３を“０”に、４ビットよりなるデータバス線ＤＢの
各ビットｂｌ〜ｂ４のすべてを“１”とする。更に誓込
選択線ＷＳがセレクトされる。次にアドレスバス線ＡＢ
はアドレス１を選択し、データバス線ＤＢにスペース（
ｂｌ〜ｂ４すべてが“０”）を出力する。
ログラムのうちテストプログラムルーチンを読み出す。
それによってＣＰＵはアドレスバス線ＡＢをアドレス川
こ選択し、データバス線にマークを出力する。すなわち
３ビットよりなるアドレスバス線ＡＢの各ビットＢＩ〜
Ｂ３を“０”に、４ビットよりなるデータバス線ＤＢの
各ビットｂｌ〜ｂ４のすべてを“１”とする。更に誓込
選択線ＷＳがセレクトされる。次にアドレスバス線ＡＢ
はアドレス１を選択し、データバス線ＤＢにスペース（
ｂｌ〜ｂ４すべてが“０”）を出力する。
その後アドレスバス線ＡＢをアドレス２、アドレス４を
選択するように切り換える。したがってアドレスバス線
に何等の異常がない場合には第４図ａに示すように、Ｒ
ＡＭのアドレス０には“１１１１’、アドレス１，２，
４には“０００びが記憶される。
選択するように切り換える。したがってアドレスバス線
に何等の異常がない場合には第４図ａに示すように、Ｒ
ＡＭのアドレス０には“１１１１’、アドレス１，２，
４には“０００びが記憶される。
アドレス０，１，２，４に上記の如く書込が終了すると
、アドレスバス線ＡＢはアドレス０を選択し、謙出選択
線ＲＳがセレクトされる。したがってＲＡＭのアドレス
川こ記憶されているデータ‘１１１１１”はデータバス
線ＤＢを介してＣＰＵの第１レジスタＲｅｇｌにセット
される。レジスタＲｅｇ２にはアドレス０に書込制御し
たときのデータ“１１１ｒがセットされる。したがって
イクスクルーシブオア回路ＥＸの出力はすべて“０”と
なり、したがってレジスタＲｅｇｌには“００００’’
にセットされる。すなわちレジスタＲｅｇｌとＲｅｇ２
にセットされたデータ間の比較が、各ビットｂｌ〜ｂ４
のビット対応により行なわれる。第４図ａの場合はしジ
スタＲｅｇｌとＲｅｇ２の内容がともに“０００びなの
で第１レジスタＲｅｇｌには“００００”がセットされ
る。
、アドレスバス線ＡＢはアドレス０を選択し、謙出選択
線ＲＳがセレクトされる。したがってＲＡＭのアドレス
川こ記憶されているデータ‘１１１１１”はデータバス
線ＤＢを介してＣＰＵの第１レジスタＲｅｇｌにセット
される。レジスタＲｅｇ２にはアドレス０に書込制御し
たときのデータ“１１１ｒがセットされる。したがって
イクスクルーシブオア回路ＥＸの出力はすべて“０”と
なり、したがってレジスタＲｅｇｌには“００００’’
にセットされる。すなわちレジスタＲｅｇｌとＲｅｇ２
にセットされたデータ間の比較が、各ビットｂｌ〜ｂ４
のビット対応により行なわれる。第４図ａの場合はしジ
スタＲｅｇｌとＲｅｇ２の内容がともに“０００びなの
で第１レジスタＲｅｇｌには“００００”がセットされ
る。
次に、３ビットＢＩ〜Ｂ３よりなるアドレスバス線ＡＢ
のうちいずれかの線がグランドあるいはオープンになっ
ていた場合について考える。
のうちいずれかの線がグランドあるいはオープンになっ
ていた場合について考える。
その１例としてアドレスバス線ＡＢのうち第１ビットＢ
Ｉがグランドーこなっていた場合について考えると、ア
ドレス０およびアドレス１と選択したときともにＲＡＭ
上ではアドレス０が選択されたこととなり、アドレス０
を選択されたとき記憶されたデータ“１１１ｒは“００
００’’に変化され、したがってアドレス４まで選択さ
れた場合のＲＡＭの記憶内容は第４図ｂのようになる。
また、アドレスバス線ＡＢのうち第２ビットＢ２がオー
プンになっていた場合について考えれると、アドレス０
を選択した場合にはＲＡＭではアドレス２に変換され、
同様にしてアドレス１の選択に対してはアドレス３に変
換され、アドレス２の選択に対してはそのまま、アドレ
ス４の選択に対してはアドレス６に変換され、ＲＡＭ上
では第４図ｃに示す如く記憶される。
Ｉがグランドーこなっていた場合について考えると、ア
ドレス０およびアドレス１と選択したときともにＲＡＭ
上ではアドレス０が選択されたこととなり、アドレス０
を選択されたとき記憶されたデータ“１１１ｒは“００
００’’に変化され、したがってアドレス４まで選択さ
れた場合のＲＡＭの記憶内容は第４図ｂのようになる。
また、アドレスバス線ＡＢのうち第２ビットＢ２がオー
プンになっていた場合について考えれると、アドレス０
を選択した場合にはＲＡＭではアドレス２に変換され、
同様にしてアドレス１の選択に対してはアドレス３に変
換され、アドレス２の選択に対してはそのまま、アドレ
ス４の選択に対してはアドレス６に変換され、ＲＡＭ上
では第４図ｃに示す如く記憶される。
したがって第４図ｂにおいてアドレス０を選択して、そ
のデータを議取りレジスタＲｅｇｌにセットされるデー
タは“００００’’となり、一方レジスタＲｅｇ２にセ
ットされるデータはアドレス０を選択して書き込んだデ
ータと等しい“１１１ｒなので照合の結果レジスタＲｅ
ｇｌには“１１１１”に書き換られる。
のデータを議取りレジスタＲｅｇｌにセットされるデー
タは“００００’’となり、一方レジスタＲｅｇ２にセ
ットされるデータはアドレス０を選択して書き込んだデ
ータと等しい“１１１ｒなので照合の結果レジスタＲｅ
ｇｌには“１１１１”に書き換られる。
ＣＰＵは照合の後におけるこのレジスタＲｅｇｌの各ビ
ットｂｌ〜ｂ４のいずれかが“１”になっていることに
よりアドレスバス線ＡＢのいずれの線が障害を生じたこ
とを知る。同様に第４図ｂも同様であり、アドレス０を
選択して、そのデータの議取りを行なうと、ＲＡＭ上で
はアドレス２のデータ“００００’’がレジスタＲｅｇ
ｌにセットされることとなり、これもまた照合の後にお
けるレジスタＲｅｇｌの各ビットｂｌ〜ｂ４はすべて“
１”となり、アドレスバス線ＢＩ〜Ｂ３のうちいずれか
のビット線が障害を生じていることがわかる。
ットｂｌ〜ｂ４のいずれかが“１”になっていることに
よりアドレスバス線ＡＢのいずれの線が障害を生じたこ
とを知る。同様に第４図ｂも同様であり、アドレス０を
選択して、そのデータの議取りを行なうと、ＲＡＭ上で
はアドレス２のデータ“００００’’がレジスタＲｅｇ
ｌにセットされることとなり、これもまた照合の後にお
けるレジスタＲｅｇｌの各ビットｂｌ〜ｂ４はすべて“
１”となり、アドレスバス線ＢＩ〜Ｂ３のうちいずれか
のビット線が障害を生じていることがわかる。
第３図においてＲＥｇ１羊ＲＥＧ２となると、エラービ
ットの判定を行なう。
ットの判定を行なう。
すなわちアドレスバス線ＢＩ〜Ｂ３のうちどのビット線
に障害を障じたかを検索する。
に障害を障じたかを検索する。
それは先ずアドレス０を選択して“１１１１”を萱き込
みその後アドレス１を選択して“０００びを誓き込み、
そして再びアドレス０を選択してそのデ・−夕を読み出
し制御する。第４図ｂのそしてレジスタＲｅｇｌにその
読み出したデータを、レジスターＲｅｇ２にアドレス０
１こ書き込み制御したデータをセットして照合する。第
４図ｂの場合は、この操作のみによって照合後のレジス
タＲｅｇｌの出力は“１１１ｒとなるので、アドレスバ
ス線ＡＢの第１ビットＢＩがアースしていたことがわか
る。第４図ｃの場合にはアドレス０へデータ“１１１ｒ
を、アドレス１にデータ“００００’’を書込制御して
アドーレス０のデータを読取照合した時点ではしジスタ
旧ｅｇｌの出力は“００００’’となるが次にアドレス
０へデータ“１１１ｒを、アドレス２にデータ“０皿び
を誓込制御してアドレス０のデータを謙取照合した時点
でレジスタＲｅｇｌの出力は‘‘１１１１”と１３ので
アドレスバス線ＡＢの第２ビットＢ２がオｍプンになつ
ていることがわかる。以上のように本発明によればアド
レスバス線がオープン、グランドなどの障害が生じてい
ることにより読出データが変更することを利用してその
障害の有無を簡単に検出することができる。
みその後アドレス１を選択して“０００びを誓き込み、
そして再びアドレス０を選択してそのデ・−夕を読み出
し制御する。第４図ｂのそしてレジスタＲｅｇｌにその
読み出したデータを、レジスターＲｅｇ２にアドレス０
１こ書き込み制御したデータをセットして照合する。第
４図ｂの場合は、この操作のみによって照合後のレジス
タＲｅｇｌの出力は“１１１ｒとなるので、アドレスバ
ス線ＡＢの第１ビットＢＩがアースしていたことがわか
る。第４図ｃの場合にはアドレス０へデータ“１１１ｒ
を、アドレス１にデータ“００００’’を書込制御して
アドーレス０のデータを読取照合した時点ではしジスタ
旧ｅｇｌの出力は“００００’’となるが次にアドレス
０へデータ“１１１ｒを、アドレス２にデータ“０皿び
を誓込制御してアドレス０のデータを謙取照合した時点
でレジスタＲｅｇｌの出力は‘‘１１１１”と１３ので
アドレスバス線ＡＢの第２ビットＢ２がオｍプンになつ
ていることがわかる。以上のように本発明によればアド
レスバス線がオープン、グランドなどの障害が生じてい
ることにより読出データが変更することを利用してその
障害の有無を簡単に検出することができる。
また、すべてのアドレスを選択書込するものではなくア
ドレス線の本数に相当する回数だけの書込制御であるの
で、チェック時間も短かし、。尚、アドレス１，２，４
に書き込んだ後にアドレス０を読み出し照合するかわり
に、書込−書込一読出照合を各アドレス１，２，４のそ
れぞれについて行ってもよく、また、アドレス０を基準
とすることなく他のアドレスを基準としてもよい。
ドレス線の本数に相当する回数だけの書込制御であるの
で、チェック時間も短かし、。尚、アドレス１，２，４
に書き込んだ後にアドレス０を読み出し照合するかわり
に、書込−書込一読出照合を各アドレス１，２，４のそ
れぞれについて行ってもよく、また、アドレス０を基準
とすることなく他のアドレスを基準としてもよい。
更にアドレス川こ対する書込データと他のアドレスに対
する書込データとは互いに異なっておればよく、“００
０び１、“１１１ｒに限定されるものではない。
する書込データとは互いに異なっておればよく、“００
０び１、“１１１ｒに限定されるものではない。
図面は本発明に係り、第１図はブロック図、第２図は照
合回路の一例、第３図は第１図におけるフローチャ−ト
、第４図はＲＡＭの記憶状態を示す。 図において、ＲＡＭはランダム・アクセス・メモリ、Ｃ
ＰＵは中央処理部、ＡＢはアドレスバス線、ＤＢはデー
タバス線を示す。 第１図 第２図 第３図 第４図
合回路の一例、第３図は第１図におけるフローチャ−ト
、第４図はＲＡＭの記憶状態を示す。 図において、ＲＡＭはランダム・アクセス・メモリ、Ｃ
ＰＵは中央処理部、ＡＢはアドレスバス線、ＤＢはデー
タバス線を示す。 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトよりなるアドレスによつて紙定される複数
個の記憶領域の任意の１つの記憶領域を指定するように
第１のアドレスを選択して第１のデータを記憶させる第
１の工程と、Ｎビツトのうちいずれか１つのビツトが変
化することにより、前記第１のアドレスと等しくなるア
ドレスを選択して前記第１のデータと異なる第２のデー
タを記憶させる第２の工程と、前記第１のアドレスを指
定してその記憶されたデータを読み出し、前記第１のデ
ータとの一致を比較する第３の工程よりなることを特徴
とする記憶装置のチエツク方法。 ２ 前記第２の工程はＮビツトのうちいずれか１つのビ
ツト変化することにより前記第１のアドレスと等しくな
るすべてのアドレスを順次選択して前記第１のデータと
異なる第２のデータを記憶させることを特徴とする特許
請求の範囲第１項記載の記憶装置のチエツク方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145456A JPS6019080B2 (ja) | 1980-10-17 | 1980-10-17 | 記憶装置のチェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55145456A JPS6019080B2 (ja) | 1980-10-17 | 1980-10-17 | 記憶装置のチェック方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769599A JPS5769599A (en) | 1982-04-28 |
| JPS6019080B2 true JPS6019080B2 (ja) | 1985-05-14 |
Family
ID=15385643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55145456A Expired JPS6019080B2 (ja) | 1980-10-17 | 1980-10-17 | 記憶装置のチェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019080B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814399A (ja) * | 1981-07-17 | 1983-01-27 | Yamatake Honeywell Co Ltd | メモリ用アドレスバツフアの故障診断方法 |
| JPS61137300A (ja) * | 1984-12-06 | 1986-06-24 | Sony Tektronix Corp | メモリ検査方法 |
| US4891811A (en) * | 1987-02-13 | 1990-01-02 | International Business Machines Corporation | Efficient address test for large memories |
| EP2077502A4 (en) | 2006-10-27 | 2012-05-09 | Fujitsu Ltd | APPARATUS FOR PROCESSING ADDRESS LINES ABNORMALITY, METHOD FOR PROCESSING ADDRESS LINES ABNORMALITIES, PROGRAM FOR PROCESSING ADDRESS LINE DEFECTS, INFORMATION PROCESSING APPARATUS AND MEMORY CONTROL UNIT |
| CN108335721B (zh) * | 2018-03-14 | 2021-04-20 | 烽火通信科技股份有限公司 | 一种实时检测随机存取存储器地址线故障的方法及系统 |
-
1980
- 1980-10-17 JP JP55145456A patent/JPS6019080B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769599A (en) | 1982-04-28 |
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