JP5222099B2

JP5222099B2 - トランスペアレントｅｃｃメモリシステム

Info

Publication number: JP5222099B2
Application number: JP2008283571A
Authority: JP
Inventors: ダニラック，ラドスラフ
Original assignee: エヌヴィディアコーポレイション
Priority date: 2002-05-31
Filing date: 2008-11-04
Publication date: 2013-06-26
Anticipated expiration: 2023-05-29
Also published as: JP4243245B2; EP1532636A1; JP2009080822A; JP2005528712A; US7117421B1; EP1532636A4; AU2003231935A1; WO2003102965A1

Description

本書面は、電子メモリ設計の分野に関する。より詳細には、本書面は、専用のＥＣＣピン接続なしでのトランスペアレントな（ｔｒａｎｓｐａｒｅｎｔ）誤り訂正符号（ＥＣＣ）メモリ機能を提供するシステム及び方法に関する。
［背景］
電子システム及び回路は、現代社会の進歩に対しこれまで大きく貢献し、有益な結果を実現するため多くの用途で利用されている。デジタルコンピュータ、電卓、音声装置、映像装置、電話システムなどの多数の電子技術が、生産性の向上を促進し、ビジネス、化学、教育及び娯楽などの大部分の領域においてデータ、アイデア及びトレンドの分析及び通信に関するコストを低減させてきた。しばしば、これらの有益な結果は、記憶媒体に格納され、処理装置により操作される情報の利用を通じて実現される。メモリに格納されている情報の精度は、しばしば結果の有用性に重大な影響を与える。より高い精度を与えるためには、典型的には、誤り訂正動作をサポートすることが可能なメモリコンポーネントを必要とする。誤り訂正に対する伝統的なアプローチは、コンポーネントが誤り訂正情報のための追加的な専用接続またはピンを有することを通常は必要とする。これらの追加的な接続ピンは、リソースを消費し、メモリコンポーネントまたはチップセットの製造の困難さを増大させる。

通常、メモリに格納されている情報は、あるアプリケーションに関する有用なタスクの実行においてデータを操作する命令系列から構成されるソフトウェアプログラムを備える。一般には、当該アプリケーションを適切に実行するのに、情報におけるあるレベルの精度が要求される。通常、情報はメモリに格納されている論理値から構成されるビット（例えば、０と１からなる文字列）により表される。しかしながら、情報をメモリに格納するとき、このビット値が変更される可能性がある。少なくとも１の論理値が０の論理値として誤って格納されたり、その逆が起こることは比較的よくあることである。このような誤った反転による影響は、典型的には、情報が利用されるアプリケーションに依存する。

あるアプリケーションは、高いメモリ精度を必要としない。例えば、誤ったビットは一般には、グラフィックアプリケーションに対しては重大な影響を与えない。大部分のグラフィックシステムは、モニタ上に視覚表示を与えるためのものである。この視覚表示は、典型的には、かなり多数の画素を含み、誤ったビットによる少数の画素のわずかな変化は肉眼では検出されない。このため、画素情報の一部がメモリにおいて変形する可能性は、システムの最終的なパフォーマンスに認知されうる影響を与えるものでない。

しかしながら、他のアプリケーションはしばしば相対的に高い情報及びメモリの信頼性を要求する。データが影響を与えやすかったり、価値あるものであったり、あるいは重要な動作に利用されるものである場合、メモリの高い信頼性が通常求められる。例えば、公衆の安全性に影響を及ぼしうるアプリケーション（例えば、橋、車、飛行機などの設計に利用されるアプリケーション）や、金融活動（例えば、銀行処理、株式取引など）に関するアプリケーションは、通常高い信頼性を必要とされる。これらのアプリケーションに関して、情報の誤った変更が起こらないことを保証することが望ましい。従って、誤った情報を検出することができることが、あるアプリケーションにおいてはとても重要である。

情報の信頼性を向上させる構成を設けることにより、通常、メモリコンポーネント及び/またはチップセットの製造時に消費されるリソースが増大する。データ通信に専用の接続ピン及びデータに関する誤り訂正情報に専用の独立したピンを設けることにより、製造作業の複雑さが増大する。通常、より複雑な誤り訂正手法は、多数の専用ピンが情報の通信に対応することを要求する。誤り訂正機能を設けることは重要ではあるが、誤り訂正符号（ＥＣＣ）処理のための専用の入出力（ＩＯ）ピンを設けることにより、高価な接続が要求され、貴重な配置リソースが拡大される。これにより、設計者はしばしば、誤り訂正処理のための重要なチップリソースを拡張したり、あるいは有用な構成を割愛する必要がでてくる。

誤り対応可能システムに追加的なリソースを投資するか、あるいは通常のメモリシステムを選択するかの判断は、通常とても難しいものである。あるシステムで用いられるアプリケーションを高い確実性により予測することは困難なことである。このため、影響を及ぼし易い情報に関する動作を典型的には行わないシステムに対しては、誤り訂正処理に専用の高価な接続を利用することは稀である。しかしながら、ユーザが専用の誤り訂正機能を備えていない従来のメモリを選択する場合、影響を受け易い動作に利用されるとき、信頼性の低いメモリへの格納のリスクがある。誤り訂正対応メモリあるいはより安価なメモリを設けるかどうかのジレンマは、製造業者の製造問題をも増大させる。実際問題として、通常、製造業者は、メモリ及び/またはチップセットのタイプの設計及び作成に係るリソースを、各自の対立する市場要求に対応して使用する。個別の設計及び製造施設を設けることは、極めて高コストなものとなってしまう。

必要とされるものは、ピンリソースの消費及び誤り訂正問題の両方を解決することが可能なフレキシブルかつ効率的なメモリである。
［概要］
本発明は、接続ピンリソース消費と誤り訂正問題の両方を解決することが可能なフレキシブルかつ効率的なメモリ構成の利用を容易にすることである。本発明によるトランスペアレントな誤り訂正符号（ＥＣＣ）メモリシステムは、専用のＥＣＣ接続なしでのＥＣＣ処理を容易にする。トランスペアレントなＥＣＣメモリシステムは、同じ接続ピンの少なくとも一部を用いて、データとＥＣＣの両方をメモリと通信させる。ユーザは、ＥＣＣ機能が可能とされているか、あるいはメモリアクセスがＥＣＣ機能のない通常の方法により行われるか選択する。ユーザがＥＣＣ機能を可能にすると、データを通信する同一のメモリ接続を介してＥＣＣ情報をメモリと通信することにより、トランスペアレントにＥＣＣ処理が実行される。本発明は、ＥＣＣ情報の通信に専用とされるメモリ及び/またはチップセット接続ピンを必要とすることなく、様々な物理的及び論理的構成に容易に適応可能である。

本発明の一実施例では、メモリは、複数のメモリ構成またはセクションに論理的に分割される。第１のランダムアクセスメモリ（ＲＡＭ）構成がデータを格納し、メモリシステムへのデータ接続はこの第１のＲＡＭ構成の幅に限定される。第２のＲＡＭ構成は、誤り訂正符号情報の格納に専用とされ、この誤り訂正符号情報はデータ接続を介してアクセスされる。他の実施例では、データ及びＥＣＣはインタリーブ処理され、データ及びＥＣＣの何れのオーバーフローも第２のメモリ構成に格納される。例えば、３２バイトバーストデータを用いるシステムでは、２９倍とのデータと３倍とのＥＣＣが、ＥＣＣが用いられない場合に使用されるであろう同一のメモリアドレスへの書き込み及び当該アドレスからの読み出しが行われる。このオーバーフローは、その他の３データバイトと第４ＥＣＣバイトを含む異なるアドレスへの書き込み及び当該アドレスからの読み出しがなされる。データ及びＥＣＣは、同一の接続ピンを介してメモリ構成と通信される。

本発明の他の実施例では、２つの相異なるメモリバンクが、データ及びＥＣＣに専用とされる構成に論理的に分割される。第１メモリバンクに格納されるデータ情報は、誤り確認及び訂正のため、第２メモリバンクに格納されているＥＣＣを利用する。第２メモリバンクに格納されているデータは、第１メモリバンクに格納されているＥＣＣと関連付けされる。各メモリバンクは、同じ接続ピンを用いて、メモリバンクに格納されているＥＣＣ情報とデータを通信する。一方のメモリバンクからのデータと、他方のメモリバンクからのＥＣＣは、パラレルにアクセスされる。このため、同一の接続ピンは、同じアクセス期間中ではないが、データとＥＣＣと通信する。任意の与えられたアクセス期間中、データはあるメモリバンクと通信され、ＥＣＣは他のメモリバンクと通信される。メモリバンクは、別の集積回路にあってもよいし、同じ集積回路にあってもよい。
［詳細な説明］
本発明の好適な実施例であるトランスペアレントな誤り訂正符号（ＥＣＣ）メモリシステム及び方法が詳細に参照され、その実施例が添付された図面において示される。本発明はこの好適な実施例に関して説明されるが、本発明がこれら実施例に限定されるものではないということは理解されるであろう。逆に、本発明は、添付されたクレームにより画定される本発明の趣旨及び範囲内に含まれる変形、改良及び均等物をカバーするものとされる。さらに、本発明の以下の詳細に説明では、本発明の完全な理解を与えるため、多数の具体的な詳細が与えられる。しかしながら、本発明がこれらの具体的詳細なしでも実現されるということは、当業者には明らかであろう。他の実施例では、本発明の特徴を不必要に不明瞭にすることを回避するため、周知の方法、手続、構成要素及び回路は詳細には記載されない。

本発明によるトランスペアレントなＥＣＣシステム及び方法は、メモリモジュールやチップセットに専用のＥＣＣピンを設けることなく、ＥＣＣ機能を実現することを容易にする。データのみに専用とされる接続ピン（例えば、６４ピン）とＥＣＣに専用とされる追加的な接続ピン（例えば、８ピン）による従来技術と異なり、同一の接続ピン（例えば、６４ピン）を用いて、データ及びＥＣＣの通信を行う。本発明の一実施例では、メモリ空間の一範囲が、後述されるトランスペアレントなデータ構成アプローチ（例えば、ＥＣＣ情報に専用な、あるいはオーバフロー情報に専用な）での使用に専用とされる。本発明は、複数の物理的メモリ構成を有するシステムにおける利用に対して容易に適用可能である。一実施例では、１つの物理的メモリ（例えば、デュアルインラインメモリモジュール、すなわちＤＩＭＭ）からなる単一のバンク構成が利用される。他の実施例では、データとそれに対応するＥＣＣ情報が異なるバンクに格納されている少なくとも２つのバンクから構成されるマルチメモリバンク構成が存在する。他の実施例では、マルチチャネル構成は少なくとも２つの物理的メモリ（例えば、別々のＤＩＭＭ）から構成され、各物理的メモリは別々のメモリチャネルによりアクセス可能であり、それの対応するＥＣＣ情報は異なるチャネルに接続される物理的メモリに格納される。

図１は、本発明の一実施例によるトランスペアレントＥＣＣメモリシステム１００のブロック図である。トランスペアレントＥＣＣメモリシステム１００は、メモリバンク１０１、メモリ通信チャネル１３０及びメモリコントローラ１５０から構成される。メモリバンク１０１は情報を格納し、メモリコントローラ１５０は情報の格納を制御し、メモリ通信チャネル１３０はメモリ１０１とメモリコントローラ１５０との間の通信パスを与える。メモリ１０１とメモリコントローラ１５０を接続する通信バス１３０の終端の接続またはピンは、データとＥＣＣ情報の両方を通信する。

本発明の一実施例では、メモリバンク１０１内のメモリ位置は、第１メモリ構成１１０と第２メモリ構成１２０に論理的に分割されている。第１メモリ構成１１０はメモリ位置１１１〜１１５を備え、第２メモリ構成１２０はメモリ位置２１及び１２２を備える。本発明の一実施例では、メモリバンク１０１は、ランダムアクセスメモリ（例えば、ＤＩＭＭ）である。メモリコントローラ１５０は、メモリバンク１０１へのアクセスとメモリバンク１０１の論理分割を制御する。例えば、メモリコントローラ１５０は、どのメモリ位置が第１メモリ構成１１０と第２メモリ構成１２０に含まれるか追跡し、これに応じたメモリ書き込み及び読み出し動作を指示する。

本発明は、様々なメモリ構成に容易に適用可能である。一実施例では、６４ビットデュアルインラインメモリモジュールが利用される。同一の接続ピンが、データとＥＣＣの両方をメモリに対して通信するのに用いられる。例えば、６４ビットのデータはＤＩＭＭの６４データピンを介し通信され、当該データに関する８ビットのＥＣＣはこれらの同一の８つのデータピンを介し通信される。これにより、本発明は、７２接続ピンを要する従来のシステム（データに専用の６４接続ピンと、ＥＣＣに専用の追加的な８接続ピン）に対して、６４接続ピンを介しデータとＥＣＣがメモリと通信されるのを可能にする。第１メモリ構成と第２メモリ構成にこれらの情報を格納する構成的アプローチが少なくとも２つある。

第１のデータ構成アプローチは、データの格納に対して論理的に分割された第１メモリ構成１１０（例えば、第１ＲＡＭ構成）と、ＥＣＣの格納に対して第２メモリ構成１２０を利用する。一実施例では、３２バイトのデータと４バイトのＥＣＣ情報が、メモリから抽出される。３２バイトのデータが第１メモリ構成１１０から読み出され、４バイトのＥＣＣ情報が第２メモリ構成１２０から読み出される。ＥＣＣ情報は、メモリから読み出されると、まず誤り訂正処理がデータに対して開始されるよう読み出されてもよい。図２Ａは、本発明の一実施例によるメモリからの情報の一例となる抽出を示すテーブルである。データは４クロックサイクル（例えば、０〜３）中に抽出され、ＥＣＣ情報は第５クロックサイクル中に抽出される。本発明の一実施例では、これらの情報は、クロック信号のライジングエッジとフォーリングエッジの両方において通信されるダブルデータレート（ＤＤＲ）により抽出される。

与えられるすべての実施例の変形として、一部のデータは対応するＥＣＣを有するようにしなくてもよく、これにより一部のデータはＥＣＣにより保護され、他のデータは保護されないメモリシステムが提供される。さらなる変形は、対応するＥＣＣを有するデータ量を動的に調整し、これによりＥＣＣにより保護されるデータ量を減少（または増加）するとき、有効となるデータ格納量を増加（または減少）することができる。

第２のデータ構成アプローチは、データとそれの対応するＥＣＣ情報を第１メモリ構成１１０にインタリーブ処理し、第２メモリ構成１２０をオーバフロー情報に専用とするものである。例えば、３２バイトのデータバーストを利用するシステムでは、２９バイトのデータと３バイトのＥＣＣが、ＥＣＣが利用されない場合に用いられたであろう同一のメモリアドレス（例えば、第１メモリ構成のメモリ位置）に対して書き込み及び読み出しが行われる。オーバフローは、その他の３データバイトと第４のＥＣＣバイトを含む異なるアドレス（例えば、第２メモリ構成１２０のメモリ位置）に対して書き込み及び読み出しが行われる。

図２Ｂは、本発明の一実施例による各メモリアクセスクロックサイクル中に抽出される情報を示すテーブルである。最初の４クロックサイクル中においてインタリーブ処理されたデータとＥＣＣ情報が抽出され、第５クロックサイクル中にオーバフローデータとＥＣＣ情報が抽出される。当該アプローチでは、メモリに対する書き込み及び読み出し処理に対して、ＥＣＣはデータとインタリーブ処理されているため、誤り訂正は最小の遅延から開始可能である。このアプローチは、ワード及びページ境界とのずれを生じさせないか、あるいはオーバフロー情報が第２メモリ構成内の所定の位置に便宜上格納されるため、新たなアドレスを形成するための計算のパフォーマンスを要求するものでない。

本発明の他の実施例では、メモリは分離した構成またはセクションに分割されない。この構成アプローチでは、データとそれの対応するＥＣＣ情報は、単一のメモリ構成を通じた逐次的方法によりインタリーブ処理され、メモリアドレスの調整が追加的なＥＣＣ情報を補償するのに行われる。例えば、８バイトデータごとに１バイトのＥＣＣが存在する場合、データとＥＣＣは一緒に保持される９バイトとしてパッケージ処理され、ＤＲＡＭの各９番目のバイトはＥＣＣとなり、その他の８/９はデータとなる。ＤＲＡＭ内のワード及びページ境界がずれたとしても、このずれを訂正するアドレス計算が行われる（例えば、アドレスが９/８と乗算される）。この構成アプローチの効果は、９バイトのパッケージがＤＲＡＭから受信されるとすぐに、誤り訂正の開始が可能となるということである。

図３は、本発明の他の実施例によるトランスペアレントＥＣＣメモリシステム３００のブロック図であり、データがメモリから抽出されると即座に誤り訂正処理が開始されるかもしれない。トランスペアレントＥＣＣメモリシステム３００は、複数のメモリバンクに沿って複数のメモリ構成に分割される。トランスペアレントＥＣＣメモリシステム３００は、メモリバンク３０１及び３０２と、メモリ通信チャネル３３０及び３８０と、メモリコントローラ３５０とから構成される。メモリバンク３０１及び３０２は、データとＥＣＣを含む情報を格納する。メモリコントローラ３５０は、メモリアクセス動作（例えば、メモリ読み出し及び書き込み処理）を制御する。通信チャネル３３０及び３８０は、メモリコントローラ３５０とメモリ３０１及び３０２との間の通信をそれぞれ提供する。メモリバンク３０１及び３０２をメモリコントローラ３５０に接続する通信バス３３０及び３８０の終端の接続またはピンは、データと誤り訂正符号情報の両方を通信する。

本発明の一実施例では、メモリバンクはデータのためのセクションとＥＣＣ情報のためのセクションに論理的に分割される。しかしながら、このデュアルメモリバンクの実施例では、一方の構成またはセクションに格納されるＥＣＣ情報は、他方のメモリバンクに格納されるデータと関連付けされる。例えば、メモリバンク３０１内のメモリ位置は、メモリ構成３１０と３２０に論理的に分割される。メモリバンク３０２内のメモリ位置は、メモリ構成３７０と３９０に論理的に分割される。第１メモリ構成３１０はメモリ位置３１１〜３１５を備え、第２メモリ構成３２０はメモリ位置３２１及び３２２を備える。第３メモリ構成３７０はメモリ位置３７１〜３７５を備え、第４メモリ構成３９０はメモリ位置３９１及び３９２を備える。メモリコントローラ３５０は、メモリバンク３０１及び３０２へのアクセス及びそれらの論理分割を制御する。例えば、メモリコントローラ３５０は、各メモリ構成３１０、３２０、３７０及び３９０に含まれるメモリ位置を追跡し、これに従ってメモリ読み出し及び書き込み処理を指示する。例えば、メモリコントローラ３５０は、第１メモリ構成３１０にデータを、第４メモリ構成３９０に関連するＥＣＣを書き込む。

ＥＣＣ情報を有する構成またはセクションは、その他のメモリバンクのデータを供する。メモリ構成３２０はメモリ構成３７０に格納されているデータのチェックに用いられるＥＣＣ情報を格納し、メモリ構成３９０はメモリ構成３１０に格納されているデータのチェックに用いられるＥＣＣ情報を格納している。このため、メモリ構成３１０からデータが抽出されると、対応するＥＣＣ情報がメモリ構成３９０から抽出される。逆に、メモリ構成３７０からデータが抽出されると、対応するＥＣＣ情報がメモリ構成３２０から抽出される。本発明の一実施例では、データ及び関連するＥＣＣ情報が対応するメモリ構成からパラレルに抽出される。例えば、メモリコントローラ３５０は、メモリ通信チャネル３３０を介しメモリ構成３１０からデータを抽出し、それと同時に、メモリコントローラ３５０は、メモリ通信チャネル３８０を介しメモリ位置３９０から対応するＥＣＣ情報を抽出する。

一選択肢として、ＥＣＣをメモリ（例えば、ＤＲＡＭ）に格納されているデータの一部のみに適用することもできる。例えば、メモリはプログラムメモリとフレームバッファメモリ（またはテキストメモリなど）の両方を備えてもよく、この場合、プログラムの格納に利用されるＤＲＡＭの部分のみがＥＣＣを利用するであろう。

図４は、本発明の一実施例によるトランスペアレントＥＣＣメモリシステムを利用した一例となるシステム４００のブロック図である。システム４００は、中央演算ユニット（ＣＰＵ）４９０、ブリッジ４５５、ローカルプロセッサ４４０、内部バス４５０、誤り訂正コンポーネント４３５、メモリコントローラ４３０、メモリバンク４１０及び４２０から構成される。内部バス４５０は、ＥＣＣコンポーネント４３５、ローカルプロセッサ４４０及びＣＰＵ４９０に接続されたブリッジ４５５に接続される。ＥＣＣコンポーネント４３５は、メモリバンク４１０及び４２０に接続されるコントローラ４３０に接続される。メモリバンク４１０及び４２０は、２つのセクションまたは構成に論理的に分割される。第１のセクションはデータの格納に用いられ（例えば、データセクション４１５及び４２５）、第２のセクションはＥＣＣ情報の格納に用いられる（例えば、ＥＣＣセクション４１７及び４２７）。データとＥＣＣ情報は、同じメモリ接続ピンを介して通信される。

本発明の一実施例において、トランスペアレントＥＣＣ処理を開始するＥＣＣ選択コンポーネントが設けられる。ＥＣＣ選択コンポーネントは、トランスペアレントＥＣＣが可能または不可であるかユーザが選択することを可能にする。一実施例では、トランスペアレントＥＣＣが可能である場合、メモリは第１構成（例えば、データのためのセクション）と第２構成（例えば、ＥＣＣのためのセクション）に論理的に分割される。トランスペアレントＥＣＣが不可である場合、メモリはＥＣＣ処理を扱うのに論理的に分割されない。他の実施例では、トランスペアレントＥＣＣが可能であるとき、メモリは分割されるのでなく、追加的ＥＣＣ情報を補償するためのメモリアドレス調整を実行することにより、ＥＣＣ機能が設けられる。ＥＣＣ選択コンポーネントは、配線を備えたスイッチを含む様々な形態をとるようにしてもよく、あるいは好ましくはテキストまたはグラフィカルユーザインタフェースをとるようにしてもよい。

図５は、本発明の一実施例によるトランスペアレント誤り訂正符号方法５００のフローチャートである。トランスペアレント誤り訂正符号方法５００は、誤り訂正動作に専用のメモリ接続ピンを要することなくメモリの効率的な誤り訂正を容易にする。トランスペアレント誤り訂正符号方法５００は、様々なメモリシステムでの実現に対して容易に適用可能である。例えば、トランスペアレント誤り訂正符号方法５００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、あるいはデュアルインラインメモリモジュール（ＤＩＭＭ）またはシングルインラインメモリモジュール（ＳＩＭＭ）として構成されるフラッシュメモリにより実現されてもよい。本発明の一実施例では、トランスペアレント誤り訂正符号方法５００は、チップセットに含まれるメモリコントローラ（例えば、１５０、３５０など）により実現される。

ステップ５１０において、メモリは第１セクションと第２セクションに論理的に分割される。一実施例では、追加的なセクションが、他のメモリバンクにおいて論理的に分割される。例えば、第１セクションと第２セクションは第１メモリバンクに備えられ、第３セクションは第２メモリバンクに備えられる。一実施例では、この分割を開始するための表示が設けられる。例えば、トランスペアレント誤り訂正符号方法５００を可能にするか選択するため、グラフィカルユーザインタフェースがユーザにより利用される。

ステップ５２０において、データ及び誤り訂正符号が、当該データ及び誤り訂正符号の両方を通信するデータ接続ピンを介しメモリに書き込まれる。一実施例では、データ情報は第１セクションに書き込まれ、誤り訂正符号は第２セクションに書き込まれる。他の実施例では、データ情報は第１セクションに誤り訂正符号と共にインタリーブ処理され、当該データ情報と誤り訂正符号のオーバフローが第２セクションに書き込まれる。複数のメモリチップからなる実施例では、データは第１メモリチップの第１セクションに書き込まれ、当該データと関連しない（例えば、データに対する誤りのチェックを行うのに用いられない）誤り訂正符号が第１メモリバンクの第２セクションに書き込まれ、当該データの関連する誤り訂正符号が第２メモリチップに含まれる第３セクションに書き込まれる。

ステップ５３０において、当該データ及び誤り訂正符号が、それら両方を通信するメモリデータ接続ピンから読み出される。

ステップ５４０において、当該データに対して、誤り訂正符号処理が実行される。一実施例では、誤り訂正符号処理は、ステップ５３０においてデータ接続ピンを介しメモリから抽出された誤り訂正符号情報に基づく。複数のメモリバンクを有する実施例では、誤り訂正符号処理は、異なるメモリ通信チャネルを介し第２メモリバンクから抽出された誤り訂正符号情報に基づく。

当該トランスペアレント誤り訂正符号方法の他の実施例では、メモリセクションは誤り訂正符号の格納のためは論理分割されない。データ及び誤り訂正符号情報は、逐次的なメモリ位置にインタリーブ方式により格納される。これらのメモリ位置は、データと誤り訂正符号情報の両方を通信するのに用いられる接続ピンを介しアクセスされる。アドレスのずれの訂正は、当該データ及び誤り訂正符号情報の抽出時に実行される。一実施例では、メモリ位置が単一のメモリモジュールに備えられ、単一のメモリチャネルを介しアクセスされる。例えば、メモリ位置はデュアルインラインメモリモジュール構成により製造されたランダムアクセスメモリに備えられる。

これにより、本発明は、リソース消費とＥＣＣ問題を共に安価に解決することが可能なフレキシブルかつ効率的なメモリ構成を提供する。データとＥＣＣ情報のためのメモリ位置は、メモリモジュールの同一の接続ピンを介してアクセスされる。ユーザは、トランスペアレントＥＣＣ機能の動作の要否を簡単に示すことができる。トランスペアレントＥＣＣ機能が可能であるとき、影響を及ぼしうる情報が誤り訂正の保護に与えられる。ＥＣＣ機能が不可であるとき、アプリケーションはデータを多量に要する動作に対するデータ格納のため、完全なメモリスペースへのアクセスを有する（例えば、グラフィックアプリケーション）。何れの例でも、同一のメモリモデルは当該メモリ機能の実行が可能であり、製造業者は異なるピン構成（ＥＣＣのためのものと、ＥＣＣでないもののためのもの）に対する設計及び製造設備を維持する必要がない。メモリバンクに備えられるデータ接続ピンの個数はメモリのデータ幅に等しく、データとＥＣＣの両方の通信が可能である。これにより、データとＥＣＣ情報の両方を通信する接続ピンを有する（追加的なＥＣＣ専用ピンが不要な）安価なメモリシステムが、ＥＣＣを要するアプリケーションとＥＣＣを不要とするアプリケーションによるフレキシブルな使用に対し利用可能である。

要約すると、ここでは、リソース消費とＥＣＣ問題の両方を安価に解決することが可能なフレキシブルかつ効率的なメモリ構成が開示された。メモリシステムは、専用のＥＣＣ接続なしでのトランスペアレントＥＣＣ処理を容易にするものである。第１ダイナミックランダムアクセスメモリ構成がデータを格納し、メモリシステムへのデータ接続はこの第１ダイナミックランダムアクセスメモリ構成の幅に限定される。第２ダイナミックランダムアクセスメモリ構成は、誤り訂正符号情報の格納に専用のものであり、誤り訂正符号情報はデータ接続を介しアクセスされる。一実施例による第１メモリ構成と第２メモリ構成では、データとＥＣＣが同じメモリバンクに備えられる。他の実施例による第１メモリ構成と第２メモリ構成では、データとＥＣＣは異なるメモリバンクに備えられ、パラレルにアクセスされる。

本発明の具体的な実施例に関する上記説明は、例示及び説明のため与えられた。上記説明は、網羅的であることを意図したものでなく、本発明を開示された尖閣名形態に限定することを意図したものでもなく、上記教示に基づき多数の変更及び変形が明らかに可能である。上記実施例は、本発明の原理及びそれの実践用途を最も良く説明するため、選択及び説明されたものであり、これにより、本発明及び各種実施例を想定されうる特定の用途に適した様々な変更により、当業者が最も良く利用することができる。本発明の範囲は、添付されるクレームとそれの均等物により画定されるものとする。

図１は、本発明の一実施例によるトランスペアレントＥＣＣメモリシステムのブロック図である。図２Ａは、データ情報が逐次的に格納され、ＥＣＣ情報が論理的に分割されているメモリに格納されているメモリから、各メモリアクセスクロックサイクル中に抽出される情報を示すテーブルである。図２Ｂは、データとＥＣＣ情報がインタリーブ処理され、オーバフロー情報が論理的に分割されたメモリから抽出されるメモリから、各メモリアクセスクロックサイクル中に抽出される情報を示すテーブルである。図３は、複数のメモリバンクが互いにＥＣＣ情報を格納し、あるメモリバンクのデータと他のメモリバンクのＥＣＣ情報へのパラレルなアクセスを可能にする本発明の他の実施例によるトランスペアレントＥＣＣメモリシステムのブロック図である。図４は、本発明の一実施例によるトランスペアレントＥＣＣメモリシステムを用いた一例となるコンピュータシステムのブロック図である。図５は、本発明の一実施例によるトランスペアレント誤り訂正符号方法のフローチャートである。

Claims

メモリシステムであって、
第１ランダムアクセスメモリ構成と、
第２ランダムアクセスメモリ構成と
を備え、
該メモリシステムへのデータ接続は前記第１ランダムアクセスメモリ構成の幅に限定され、
誤り訂正符号情報の少なくとも一部は前記データ接続を介しアクセスされ、
前記幅は、前記誤り訂正符号情報を含まないデータ幅であり、
前記第１及び第２ランダムアクセスメモリ構成は異なるメモリバンクに備えられ、
前記第１ランダムアクセスメモリ構成に格納されるデータに対応する誤り訂正符号情報が前記第２ランダムアクセスメモリ構成に格納され、前記第２ランダムアクセスメモリ構成に格納されるデータに対応する誤り訂正符号情報が前記第１ランダムアクセスメモリ構成に格納され、
前記第１ランダムアクセスメモリ構成内の前記データと前記第２ランダムアクセスメモリ構成内の前記誤り訂正符号情報とがパラレルにアクセスされ、前記第２ランダムアクセスメモリ構成内の前記データと前記第１ランダムアクセスメモリ構成内の前記誤り訂正符号情報とがパラレルにアクセスされ、
各メモリバンクは、各メモリバンクに格納される前記データ及び前記誤り訂正符号情報を通信するために、各メモリバンクの同じ接続ピンを用いる
ことを特徴とするメモリシステム。
請求項１に記載のメモリシステムであって、
前記第１ランダムアクセスメモリ構成は、第１メモリチャネルを介しアクセス可能であり、
前記第２ランダムアクセスメモリ構成は、第２メモリチャネルを介しアクセス可能である、
ことを特徴とするメモリシステム。