JP2003345669A - メモリアクセスエラーを防止するシステム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアクセスエラーを防止するためのシス
テム及び方法を提供すること。 【解決手段】 メモリチップ(52)及び論理回路(115)を
利用してメモリアクセスエラーを防止するシステム(2
0)。メモリチップ(52)は複数の記憶場所を有する。論理
回路(115)は、メモリチップ(52)の外部に配設され、受
信したメモリアドレスが検出されたパリティエラーに関
連するか否かを示す信号を受信するよう構成される。論
理回路(115)は更に、メモリアドレスが検出されたパリ
ティエラーに関連しないことを前記信号が示す場合にメ
モリチップ(52)がメモリアドレスに基づいて記憶場所に
アクセスすることを可能にし、及びメモリアドレスが検
出されたパリティエラーに関連することを前記信号が示
す場合にメモリチップ(52)がメモリアドレスに基づいて
記憶場所にアクセスすることを不能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、メモリシ
ステムに関し、詳細には、メモリアクセスエラーを防止
するシステム及び方法に関する。

【０００２】

【従来の技術】一般に、パリティチェックは、コンピュ
ータシステム内において、データが該コンピュータシス
テムの一構成要素から別の構成要素へと送られる際に生
じる伝送エラーを検出するために使用される。例えば、
コンピュータシステム内の中央処理装置（CPU）といっ
た処理要素は、一般に、システムバスを介してデータア
クセス要求（例えば読み出し要求や書き込み要求）をメ
モリサブシステムに送信し、該メモリサブシステムは、
該データアクセス要求に応じてメモリサブシステム内の
様々なメモリチップ内のデータを取り出し又は該メモリ
チップにデータを記憶させる。かかるデータアクセス要
求は通常は、データアクセス要求を処理するためにメモ
リサブシステムにより利用されるバスアドレスを含み、
該メモリサブシステムが受信したバスアドレスが処理要
素から送られたバスアドレスと同じであることを確実に
するためにパリティチェックが利用されることがある。

【０００３】特許文献１は、メモリチップ内のパリティ
チェック技術を使用してメモリアクセスエラーを防止す
る概念を示唆している。この点に関し、同文献は、デー
タを記憶させ及び取り出すことができる複数のメモリチ
ップを含むメモリサブシステムを示している。該メモリ
サブシステム内のメモリコントローラが、メモリチップ
と接続されて、該メモリチップへデータを記憶させ及び
該メモリチップからデータを取り出すプロセスを一般に
制御する。各メモリチップ内のアドレス検証論理回路
は、メモリコントローラから受信したメモリアドレスを
解析し、各メモリアドレスがパリティエラーに関連する
か否かを判定する。受信したメモリアドレスが実際にパ
リティエラーに関連する場合には、アドレス検証論理回
路は、メモリチップ内のメモリへのアクセスを防止し、
これにより潜在的なメモリアクセスエラーを防止する。

【０００４】

【特許文献１】米国特許第6,308,297号（Harris）

【０００５】

【発明が解決しようとする課題】しかし、多くの従来の
メモリチップは、アドレス検証論理回路を含めるために
再設計を行わなければならず、このため、少なくとも幾
つかのタイプのメモリチップの製造コストが高くなる可
能性がある。メモリチップは一般に低コストの大量生産
品であり、Harrisの特許で教示されているようなメモリ
アクセスエラーを防止することができるメモリチップを
製造するために製造工程を再構成するコストは著しく大
きくなる可能性がある。

【０００６】

【課題を解決するための手段】一般に、本発明は、メモ
リアクセスエラーを防止するシステム及び方法を提供す
る。

【０００７】本発明の一実施例によるシステムは、メモ
リチップ及び論理回路を利用する。該メモリチップは複
数の記憶場所を有する。該論理回路は、前記メモリチッ
プの外部にあり、受信したメモリアドレスが、検出され
たパリティエラー（以下、「既検出パリティエラー」と
称す）に関連するか否かを示す信号を受信するよう構成
される。該論理回路は更に、前記メモリアドレスが前記
既検出パリティエラーに関連しないことを前記信号が示
す場合に、該メモリアドレスに基づく記憶場所に前記メ
モリチップがアクセスすることを可能にし、前記受信し
たメモリアドレスが前記既検出パリティエラーに関連す
ることを前記信号が示す場合には、前記メモリチップが
前記メモリアドレスに基づく記憶場所にアクセスするこ
とを不可能にするよう構成される。

【０００８】本発明はまた、メモリアクセスエラーを防
止する方法を提供するものと捉えることができる。この
方法は、メモリチップ内の複数の記憶場所のうちの１つ
を識別するメモリアドレスを送信し、該メモリアドレス
が既検出パリティエラーに関連することを示す信号を前
記メモリチップの外部で受信し、該受信ステップで受信
した前記信号を前記メモリチップの外部で解析し、該解
析ステップに基づいて前記メモリチップが前記メモリア
ドレスを使用して記憶場所にアクセスすることを不能に
する、という各ステップにより、広義に概念化すること
ができる。

【０００９】本発明は、以下の図面を参照して更によく
理解することができる。図面の要素は、互いに一定の縮
尺を有するとは限らず、本発明の原理を明示するために
強調が施されている。更に、幾つかの図全体にわたり、
同様の符号は対応する部分を示している。

【００１０】

【発明の実施の形態】一般に、本発明は、メモリシステ
ム又はサブシステム内のメモリアクセスエラーの防止に
関する。これに関連して、本発明の好ましい実施形態に
よるメモリシステム又はサブシステムは、データを記憶
させ取り出すことができる複数の記憶場所を有する１つ
又は２つ以上のメモリチップを含む。メモリチップ内の
記憶場所にアクセスするためのメモリアドレスが提供さ
れる前に、誤り検出論理回路が、該メモリアドレスを解
析して該メモリアドレスに関連する伝送エラー又はパリ
ティエラーの検出を試みることが好ましい。誤り検出論
理回路は、かかる誤りを検出した場合には、間違ったア
ドレスに基づいてチップのメモリがアクセスされるのを
防止する。

【００１１】図１は、本発明の好ましい実施形態による
メモリサブシステム20を使用したコンピュータシステム
15の一例を示している。同図に示すコンピュータシステ
ム15は、１つ又は２つ以上のバスを含むことができるロ
ーカルインタフェイス27を介してシステム15内の他の要
素と通信し及びそれらを駆動する１つ又は２つ以上の従
来の処理要素24（ディジタル信号プロセッサ（DSP）及
び中央処理装置（CPU）等）を含む。更に、キーボード
やマウス等の入力装置31を使用してシステム15のユーザ
がデータを入力することができ、また、画面表示装置や
プリンタ等の出力装置33を使用してユーザに対してデー
タを出力することができる。ディスクストレージ機構37
をローカルインタフェイス27に接続して、不揮発性ディ
スク（磁気的及び光学的その他のディスク）との間でデ
ータを転送することができる。ローカルインタフェイス
27はまた、システム15がネットワーク42とデータ交換を
行うことを可能にするネットワークインタフェイス39に
接続することができる。

【００１２】図１のメモリサブシステム20は複数のメモ
リチップ52を含む。該メモリチップ52の各々は、データ
を記憶させ取り出すことができる複数のアドレス指定可
能な記憶場所を有する集積回路（IC）であることが好ま
しい。好ましい実施形態では、メモリチップ52の各々は
ダイナミックランダムアクセスメモリ（DRAM）を含む。
しかし、他の実施形態では、メモリチップ52は、例えば
スタティックランダムアクセスメモリシステム（SRAM）
その他のタイプの既知の又は将来的に開発されるメモリ
といった他のタイプのメモリを実施することが可能であ
ることに留意されたい。

【００１３】動作時、処理要素24は、複数のメモリチッ
プ52のうちの１つのメモリチップ内の記憶場所にデータ
を記憶させ又は該記憶場所からデータを取り出すための
データアクセス要求を生成することができる。該データ
アクセス要求は、メモリサブシステム20に送信されて処
理される。ここで、該データアクセス要求が、データを
書き込むためのものである場合には、該データアクセス
要求は、バスアドレスとデータ値を含むことが好まし
く、メモリサブシステム20は、そのバスアドレスに基づ
いて１つ又は２つ以上のメモリチップ52の記憶場所にデ
ータを記憶させる。また、前記データアクセス要求が、
データを読み出すためのものである場合には、該データ
アクセス要求は、バスアドレスを含むことが好ましく、
メモリサブシステム20は、そのバスアドレスに基づいて
１つ又は２つ以上のメモリチップ52の記憶場所からデー
タを取り出す。次いで該メモリサブシステム20は、取り
出したデータを前記データアクセス要求により指定され
た場所（例えば処理要素24内のレジスタ）に送信する。

【００１４】図２に示すように、メモリサブシステム20
は、メモリコントローラ63と、メモリチップ52が配置さ
れた複数のリムーバブルメモリモジュール65とを含む。
同図に示すメモリコントローラ63は、メモリモジュール
65をメモリコントローラ63に接続する１つ又は２つ以上
のメモリモジュールインタフェイス68に結合されてい
る。好ましい実施形態では、リムーバブルメモリモジュ
ール65の各々は、メモリモジュール65とメモリコントロ
ーラ63との間の導電接続を提供する複数のメモリモジュ
ールインタフェイス68のうちの１つと取り外し可能に結
合される。

【００１５】メモリモジュールインタフェイス68の各々
は、メモリコントローラ63とリムーバブルメモリモジュ
ール65との間に導電接続を提供することができる様々な
既知の又は将来的に開発されるインタフェイス装置を含
むことができる。かかるインタフェイス装置は、リムー
バブルメモリモジュールをメモリコントローラ63から容
易に取り外すことを可能にするプラグインコネクタを含
むことができる。例えば、メモリコントローラ63と各リ
ムーバブルメモリモジュール65とは、別々のプリント回
路基板上に実施することが可能であり、各メモリモジュ
ールインタフェイス68は、メモリモジュール65とメモリ
コントローラ63との間の導電接続を提供するよう相互接
続されるプリント回路基板のエッジコネクタ（図示せ
ず）を含むことが可能である。

【００１６】容易に結合し取り外すことができるインタ
フェイス68及びメモリモジュール65を利用することによ
り、システム15の性能をユーザの必要性又は要望に容易
に適合させることができる。例えば、当初には、少ない
数のメモリモジュール65が、システム15のメモリ要件を
十分に満たすことがある。このため、最初に少ない数の
メモリモジュール65だけをシステム15に取り付けること
ができる。その後、ユーザは、システム15のメモリ容量
を増やしたい場合には、複数のメモリモジュールインタ
フェイス68のうちの１つに追加のメモリモジュール65を
接続するだけでよい。更に、メモリモジュール65のうち
の１つが故障した場合には、ユーザは、該故障したメモ
リモジュール65を新しいメモリモジュール65に交換する
ことができる。

【００１７】既述のように、メモリサブシステム20は、
システム15の処理要素24その他の構成要素から、複数の
メモリチップ52のうちの１つ又は２つ以上にデータを記
憶させ又は取り出すためのデータアクセス要求を受信す
ることが可能である。このデータアクセス要求は、バス
アドレスを含むことが好ましく、入力バッファ72にバッ
ファされる。後に詳述するように、入力バッファ72にバ
ッファされた各データアクセス要求は、メモリコントロ
ーラ63により処理されることが好ましい。

【００１８】ここで、メモリコントローラ63は、バスア
ドレスを記憶場所にマッピングする複数のマッピング74
を維持することが好ましい。メモリコントローラ63がデ
ータアクセス要求を処理する際に、メモリコントローラ
63は、該マッピング74に基づいて、データアクセス要求
のバスアドレスを、該データアクセス要求に応じてアク
セスされることになる記憶場所へとマッピングする。デ
ータアクセス要求が、データを書き込むためのものであ
る場合には、メモリコントローラ63は、マッピングされ
た記憶場所にデータを記憶させる。また、データアクセ
ス要求が、データを読み出すためのものである場合に
は、メモリコントローラ63は、マッピングされた記憶場
所からデータを取り出す。

【００１９】メモリコントローラ63が、バスアドレスを
特定のメモリチップ52の特定の記憶場所にマッピングす
るとき、該メモリコントローラ63は、該特定のメモリチ
ップにメモリアドレスを送信することが好ましい。この
メモリアドレスは、チップ選択部分、オフセット部分、
及びリード／ライト標識を含むことが好ましい。該チッ
プ選択部分は、メモリチップ52が該メモリアドレスに応
じて記憶場所にアクセスすることになるか否かを示し、
オフセット部分は、該メモリアドレスに応じてアクセス
されることになる特定の記憶場所を識別する。更に、リ
ード／ライト標識は、メモリチップ52が、該メモリアド
レスに応じてデータを記憶させるか取り出すかを示す。

【００２０】例えば、メモリコントローラ63が、バッフ
ァ72から、メモリサブシステム20内の複数のメモリチッ
プ52にデータ値を書き込むためのデータアクセス要求を
受信するものと仮定する。より具体的には、複数のメモ
リチップ52の各々は、そのメモリ内にデータ値の一部を
書き込むことになる。かかるチップ52の各々は、メモリ
コントローラ63から、メモリアドレスとメモリチップ52
により記憶されるべきデータ値の一部とを受信する。受
信したメモリアドレスのチップ選択は、チップ52が、チ
ップのメモリ内の記憶場所にアクセスするためのメモリ
アドレスに対応するものであることを示す。受信したメ
モリアドレスのリード／ライトビットは、メモリチップ
52がそのメモリアドレスに応じて書き込みを行うことを
示し、オフセットは、受信したデータ値部分を書き込む
ことになる記憶場所を示す。

【００２１】前述のメモリアドレスを規定するデータ
は、メモリコントローラ63からメモリモジュールインタ
フェイス68を介してメモリチップ52のメモリモジュール
65へと延びるアドレスバス81（図３）を介して送信する
ことが可能であることに留意されたい。更に、記憶すべ
きデータ値を規定するデータは、メモリコントローラ63
からメモリモジュールインタフェイス68を介してメモリ
チップ52のメモリモジュール65へと延びるデータバス84
（図３）を介して送信することが可能である。

【００２２】図３に示すように、各モジュール65毎に、
アドレスバス81から受信したメモリアドレスデータがレ
ジスタ86に入力される。該データが、クロック信号87に
基づいてレジスタ86から同期して引き出され、誤り検出
論理回路92により解析された後、各メモリチップ52に提
供される。

【００２３】後に詳述するように、誤り検出論理回路92
は、受信したメモリアドレスの伝送エラーを調べること
が好ましい。誤り検出論理回路92が伝送エラーを検出し
ない場合には、（この例では）各メモリチップ52内の記
憶及び取出論理回路94が、データバス84からのデータを
記憶させる。より具体的には、特定のチップ52の記憶及
び取出論理回路94が、アドレスバス84から受信したデー
タ値を、メモリアドレスのオフセットによって識別され
る記憶場所に記憶させる。記憶及び取出論理回路94は、
ハードウェアで実施されるのが好ましいが、他の実施形
態では、ソフトウェアで実施し、又はハードウェアとソ
フトウェアの組み合わせで実施することが可能であるこ
とに留意されたい。

【００２４】図３に示す実施形態では、複数のメモリチ
ップ52の各々は、該チップ52の何れか１つがデータの読
み出し又は書き込みを実行する際に他の複数のチップ52
が同様にデータの読み出し又は書き込みを実行するよう
に同じメモリアドレスを受信する、ということに留意さ
れたい。しかし、他の実施形態では、同じメモリモジュ
ール65上の複数のメモリチップ52のうちの１つ又は２つ
以上が異なるメモリアドレスを受信し、したがって他の
メモリチップ52とは関係なくメモリにアクセスすること
が可能である。

【００２５】もう１つの例では、メモリコントローラ63
が、メモリサブシステム20内の複数のメモリチップ52か
らデータ値を読み出すためのデータアクセス要求をバッ
ファ72から受信するものと仮定する。より具体的には、
複数のメモリチップ52の各々が、そのメモリ97に記憶さ
れているデータ値の一部を取り出し、該取り出した部分
をメモリコントローラ63に送信し、該メモリコントロー
ラ63が、該取り出した部分を、要求されたデータ値と合
体させる。ここで、各チップ52は、メモリコントローラ
63からメモリアドレス63を受信する。受信したメモリア
ドレスのチップ選択は、チップ52が、チップのメモリ97
内の記憶場所にアクセスするためのメモリアドレスに対
応するものであることを示す。受信したメモリアドレス
のリード／ライトビットは、メモリチップ52が、メモリ
アドレスに応じて読み出しを行うことを示し、オフセッ
トは、メモリアドレスに応じて読み出すべき記憶場所を
識別する。

【００２６】前の例で述べたように、前述のメモリアド
レスをアドレスバス81（図３）を介して送信することが
可能であることに留意されたい。各モジュール65毎に、
アドレスバス81上のメモリアドレスが、レジスタ86に入
力され、誤り検出論理回路92に通された後に各メモリチ
ップ52に提供される。誤り検出論理回路92が伝送エラー
を検出しない場合には、各メモリチップ52の記憶及び取
出論理回路94が、チップのメモリ97からデータ値を取り
出す。より具体的には、記憶及び取出論理回路94は、メ
モリアドレスのオフセットにより識別される記憶場所に
記憶されているデータ値を取り出す。次いで、識別され
たメモリチップ52の記憶及び取出論理回路94は、該デー
タ値をデータバス84を介して出力する。メモリコントロ
ーラ63は、取り出された各データ値を受信し、該取り出
されたデータ値を一層大きなデータ値へと合体させた
後、該一層大きなデータ値を、データアクセス要求によ
って指定された記憶場所へ送信する。

【００２７】実施形態によっては、バスアドレス及び／
又はメモリアドレスの伝送エラーが発生して、メモリモ
ジュール65が実際に受信したメモリアドレスが不正なも
のとなる可能性がある。かかる伝送エラーは、間違った
記憶場所へのデータ書き込み及び／又は間違った記憶場
所からのデータ取り出しを生じさせ、結果的にメモリア
クセスエラーを生じさせるものとなり得る。本書で用い
る「メモリアクセスエラー」は、１つの記憶場所から別
の記憶場所にメモリアドレスを送信する際のエラーによ
って間違った記憶場所（すなわち、伝送された本来のメ
モリアドレスにより識別されない記憶場所）がアクセス
される場合に発生する。

【００２８】メモリアクセスエラーを防止するために、
誤り検出論理回路92は、アドレスバス81から受信したメ
モリアドレスを解析し、該メモリアドレスに関してパリ
ティエラーチェックを実行することが好ましい。本書で
用いる「パリティエラーチェック」という用語は、１つ
の記憶場所から別の記憶場所にデータが送信される際に
生じる可能性のあるエラーを識別するためにデータを解
析するあらゆる技術を指し、「パリティ情報」とは、パ
リティエラーチェックを実行するために利用することが
できるあらゆる情報を指している。

【００２９】ある記憶場所から別の記憶場所に送信され
るデータの正しさを検証するために、当業界において様
々なパリティエラーチェック技術が知られている。通常
は、パリティエラーチェック技術は、他の記憶場所に送
信される一組のデータにパリティビットを付加すること
を含む。パリティビットは、伝送前に常に特定の値（例
えば「1」又は「0」）に設定することが可能であり、又
は送信されるデータセットに基づいて設定することも可
能である。例えば、パリティビットは、パリティビット
を含めたデータセット内の１の数が常に奇数になるよう
に設定され、又はパリティビットを含めたデータセット
内の１の数が常に偶数になるように設定される。

【００３０】データセットを受信すると、パリティビッ
トを解析して、伝送中に伝送エラーが生じたか否かを判
定することができる。例えば、パリティビットが常に特
定の値（例えば「1」又は「0」）に設定される場合は、
パリティビットを検証して、受信したデータセットのパ
リティビットが実際に特定の値に設定されていることが
確認される。代替的に、１の数が常に偶数か奇数の何れ
かになるようにパリティビットが設定される場合には、
パリティビットを含めて受信したデータセット内の１の
数を解析し、必要に応じてその数が実際に偶数か奇数に
なっているかを検証することができる。既知の又は将来
的に開発されるあらゆるパリティチェック技術を誤り検
出論理回路92により利用して、アドレスバス81から受信
したメモリアドレスが正しいこと、換言すれば、受信し
たアドレスの伝送中にエラーが生じなかったことを検証
することが可能であることに留意されたい。

【００３１】好ましい実施形態では、メモリモジュール
65により受信されるメモリアドレス内のパリティ情報
は、メモリコントローラ63によって生成され又は提供さ
れるが、他の実施形態では、システム15の他の構成要素
がパリティ情報を生成し又は提供することが可能であ
る。更に、メモリアドレスをメモリモジュール65に送信
する前に、メモリコントローラ63がメモリアドレス内に
パリティ情報を含めて、誤り検出論理回路92が該パリテ
ィ情報に基づいてそれ自体とメモリコントローラ63との
間で伝送エラーが生じたか否かを判定できるようにする
ことが好ましい。メモリモジュールインタフェイス68を
介したメモリアドレスの伝送は、該インタフェイス68を
実施するために利用される装置のタイプによってはエラ
ーの発生源となり得ることに留意されたい。

【００３２】誤り検出論理回路92は、受信したメモリア
ドレスに関するパリティエラーを検出した際にパリティ
エラー信号99（図３）をアサートすることが好ましい。
このパリティエラー信号99は、メモリコントローラ63に
送信することができ、メモリコントローラ63は、該パリ
ティエラー信号に応じて様々な機能を実行することが可
能である。

【００３３】例えば、誤り検出論理回路92がパリティエ
ラー信号99をアサートした場合に、メモリコントローラ
63は、そのエラーを記録して、誤り検出論理回路92によ
って検出された全てのパリティエラーを追跡するように
構成することが可能である。次いで、ユーザがメモリコ
ントローラ63から該情報を取り出してメモリサブシステ
ム20のパフォーマンスを評価することが可能である。更
に、メモリコントローラ63は、メモリアドレスに関連す
るデータアクセス要求を成功裡に完遂するために、特定
のメモリアドレスのパリティエラー検出に応じて、メモ
リモジュール65へのアドレスの伝送を再試行することが
可能である。更に、メモリコントローラ63は、アサート
されたパリティエラー信号99に応じて通知メッセージを
システム15の別の構成要素に送信することが可能であ
る。例えば、メモリコントローラ63が出力装置33にメッ
セージを送信し、該出力装置33がシステム15のユーザに
パリティエラー検出を知らせるメッセージを表示するこ
とが可能である。メモリコントローラ63及び／又はシス
テム15の他の構成要素は、誤り検出論理回路92によるパ
リティエラー検出に応じて様々な他のステップを実行す
ることが可能である。

【００３４】更に、論理回路92は、メモリチップ52がパ
リティエラーを含むメモリアドレスに応じるのを防止す
ることによりメモリアクセスエラーを防止するよう構成
されることが好ましい。これに関連して、誤り検出論理
回路92は、受信したメモリアドレスに含まれるパリティ
情報に基づいてパリティエラーを検出した際に、メモリ
チップ52が該メモリアドレスに基づいて該チップのメモ
リ97にアクセスするのを防止し、換言すれば、メモリ97
にアクセスできないようにするよう構成され、これによ
り上述のメモリアドレスに基づく間違ったデータ記憶又
は間違ったデータ取り出しが防止される。

【００３５】メモリチップ52がパリティエラーに関連す
るメモリアドレスに応じるのを防止するために誤り検出
論理回路92が利用することができる様々な方法が存在す
ることに留意されたい。次に、図４を参照して好ましい
実施形態の適切な方法を詳しく説明する。

【００３６】図４に示すように、誤り検出論理回路92
は、パリティチェッカー112及びチップ選択制御ユニッ
ト115を含むことが好ましい。パリティチェッカー112及
びチップ選択制御ユニット115は、ハードウェアで実施
することが好ましいが、他の実施形態では、これらの構
成要素は、ソフトウェア、又はハードウェア及びソフト
ウェアの組み合わせで実施することが可能である。後に
詳述するように、パリティチェッカー112は、受信した
メモリアドレスが検出可能なパリティエラーを有するか
否かを検出し、該パリティチェッカー112からの情報に
基づいて、チップ選択制御ユニット115が、検出可能な
パリティエラーに関連するメモリアドレスにメモリチッ
プ52が応じるのを防止する。

【００３７】既述のように、アドレスバス81から受信し
たメモリアドレスは、チップ選択部分、オフセット部
分、パリティビット、及びリード／ライトビットを含む
ことが好ましく、他の実施形態では、メモリアドレス
は、更なる情報、又は他の情報の組み合わせを含むこと
が可能である。チップ選択部分は、アドレスを受信する
メモリチップ52がそのメモリアドレスに応じるか否かを
示し、オフセット部分は、メモリアドレスに応じてデー
タを読み出し又は書き込むべき記憶場所を示す。更に、
パリティビットは、誤り検出論理回路92がメモリアドレ
スの正しさを検証することを可能にするためにメモリコ
ントローラ63により送信されるパリティ情報を含み、リ
ード／ライトビットは、メモリアドレスに応じて、識別
された記憶場所からデータを読み出すべきか該識別され
た記憶場所にデータを書き込むべきかを示す。必要であ
れば、パリティ情報は、１ビットよりも多くのビットに
よって規定することが可能である。

【００３８】図４に示す実施形態では、パリティチェッ
カー112は、入力として、メモリコントローラ63からア
ドレスバス81を介して送信されたメモリアドレスを受信
する。このメモリアドレスは、クロック信号87に基づい
てレジスタ86から同期して取り出されることが好まし
い。パリティチェッカー112は、パリティビット（及び
メモリアドレスの検証のために必要である場合にはメモ
リアドレスの他の部分）を解析するよう構成される。こ
の解析に基づいて、パリティチェッカー112は、メモリ
アドレスにパリティエラーが存在するか否かを判定す
る。パリティチェッカー112は、パリティエラーを検出
した場合にパリティエラー信号99をアサートする。また
パリティエラーを検出しなかった場合には、パリティチ
ェッカー112はパリティエラー信号99をデアサートす
る。

【００３９】パリティチェッカー112は、パリティチェ
ックを実行した後、同じメモリモジュール65上にあるこ
とが好ましい１つ又は２つ以上のメモリチップ52にメモ
リアドレスを出力する。しかし、該メモリアドレスのチ
ップ選択部分は、メモリチップ52により受信される前に
チップ選択制御ユニット115に通されることが好まし
い。パリティエラー信号99がデアサートされている場合
には、パリティチェッカー112はパリティエラーを検出
していない。かかる場合には、チップ選択制御ユニット
115は、該チップ選択部分をその調整又は修正を伴うこ
となく通過させることを可能にし、これによりメモリチ
ップ52が前述のメモリアドレスに基づいてそのメモリ97
にアクセスすることが可能となる。

【００４０】しかし、パリティエラー信号99がアサート
されている場合には、パリティチェッカー112はパリテ
ィエラーを検出している。かかる場合には、チップ選択
制御ユニット115は、メモリアドレスのチップ選択部分
を抑止することが好ましい。これに関連して、チップ選
択制御ユニット115は、チップ選択部分を調整して、そ
のメモリアドレスを受信するチップ52が該メモリアドレ
スに応じないことを該チップ選択部分が示すようにす
る。その結果として、メモリアドレスを受信したメモリ
チップ52がメモリアドレスに応じなくなり、これにより
メモリアクセスエラーの可能性がなくなる。

【００４１】パリティチェッカー112によりパリティエ
ラーが検出された際にチップ選択部分を抑止するために
採用することができる様々な方法が存在することに留意
されたい。例えば、受信したメモリアドレスのチップ選
択部分が１ビットの情報を含むものと仮定する。更に、
アサート時（例えば論理HIGHの場合）に、チップ選択部
分は、メモリアドレスを受信するチップ52が該メモリア
ドレスに応じることを示しているものと仮定し、また、
デアサート時（例えば論理LOWの場合）には、チップ選
択部分は、メモリアドレスを受信するチップ52が該メモ
リアドレスに応じないことを示しているものと仮定す
る。他の実施形態では、チップ選択部分を複数ビットで
構成することが可能であることに留意されたい。この例
でチップ選択制御ユニット115を実施するのに適した回
路を図５に示す。

【００４２】ここで、図５に示す回路は、ANDゲート122
及びインバータ126を含む。同図に示すように、パリテ
ィチェッカー112から送信されたパリティエラー信号99
は、インバータ126を介してANDゲート122に入力される
ことが好ましく、チップ選択ビットは、前記と同じAND
ゲート122に入力されることが好ましい。更に、パリテ
ィエラー信号99がデアサートされて（例えば論理「LO
W」にされて）パリティエラーを検出していないことが
示される場合には、ANDゲート122の出力は、チップ選択
ビットの値と一致することが好ましい。したがって、チ
ップ選択制御ユニット115はチップ選択部分の値を調整
しない。しかし、パリティエラー信号99がアサートされ
て（例えば論理「HIGH」にされて）パリティエラーを検
出したことが示される場合は、ANDゲート122の出力は、
チップ選択ビットの値に関係なく論理LOWになる。その
結果として、チップ選択ビットは、ANDゲート122を通っ
た後、メモリアドレスを受信したメモリチップ52が該メ
モリアドレスに応じないことを示すものとなる。

【００４３】チップ選択制御ユニット115を利用して、
間違ったメモリアドレス（すなわちパリティエラーに関
連するアドレス）のチップ選択部分を抑止することによ
り、間違ったメモリアドレスによって引き起こされるメ
モリアクセスエラーを防止する便利で確実な方法が提供
される。しかし、他の実施形態では、メモリチップ52が
間違ったメモリアドレスに応じるのを防止する他の技術
を利用することが可能であることに留意されたい。

【００４４】また、誤り検出論理回路92は様々な場所に
配置することが可能なものであるが、図３に示すように
メモリモジュール65上に誤り検出論理回路92を配置する
と、様々な利点が得られる。メモリモジュール65上に誤
り検出論理回路92を配置することにより、メモリコント
ローラ63によるメモリアドレスの伝送後に該メモリアド
レスに生じるエラーを誤り検出論理回路92がチェックす
ることが可能となる。これは、モジュール65に関して上
述したように、メモリモジュールインタフェイス68を介
してメモリコントローラ63に取り外し可能に結合される
リムーバブルメモリモジュール65にとって特に重要な特
徴となり得る。図３に示すように、メモリモジュールイ
ンタフェイス68に関連する位置合わせ不良その他の問題
は、様々な伝送エラーを生じさせ得るものであり、かか
る伝送エラーは、メモリモジュール65上に配設されたパ
リティチェッカー112により検出することが可能であ
る。

【００４５】更に、メモリチップ52の外部に誤り検出論
理回路92を配置することにより、メモリサブシステム20
内で論理回路92を実施するのが容易になる。メモリチッ
プ52の外部に誤り検出論理回路92を配置することによ
り、従来のメモリチップを利用して、図３に示すメモリ
モジュール65のチップ52を実施することが可能となる。
このため、メモリチップメーカーは、本書で説明する技
術に従ってメモリアドレスエラーを防止するために現在
の設計を変更する必要はない。更に、プリント回路基板
により各メモリモジュール65を集積化することができ、
誤り検出論理回路92を含むように既存のプリント回路基
板設計を容易に修正することができる。更に、メモリモ
ジュール65への誤り検出論理回路92の追加に伴う（メモ
リモジュールの全コストに対する）追加の設計及び製造
上のコストは、メモリチップ52への誤り検出論理回路92
の追加に伴う（メモリチップ52の全コストに対する）追
加の設計及び製造上のコストと比べて遙かに小さなもの
となる。

【００４６】更に、上記ではデータの読み出し及び書き
込みを行うために記憶場所にアクセスすることに関して
本発明を説明してきたことに留意されたい。しかし、例
えばプリチャージやメモリ・リフレッシュの実行といっ
た、記憶場所にアクセスするための他の理由が存在し得
る。かかる事例に上記説明の技術を採用して、モジュー
ル65により受信されたメモリアドレスを検証してメモリ
アクセスエラーを防止することが可能である。

【００４７】更に、上記説明のパリティエラー検出技術
を利用して、メモリアドレス全体又はメモリアドレスの
一部のみを検証することが可能であることに留意された
い。例えば、一実施形態では、パリティエラー検出技術
を利用して、受信したメモリアドレスの一部（例えばオ
フセット部分や他の部分）を検証することができる。か
かる実施形態では、受信したメモリアドレスの一部に伝
送エラーが生じた場合にのみ、誤り検出論理回路92によ
りパリティエラーが検出される。別の一実施形態では、
パリティエラー検出技術を利用して、受信したメモリア
ドレスの複数の部分を検証することが可能である。例え
ば、パリティエラー技術を利用して、受信したメモリア
ドレスのオフセット部分や他の部分（例えばリード／ラ
イトビット）に生じた伝送エラーを検出することが可能
である。かかる実施形態では、誤り検出論理回路92によ
り検証された複数の部分のうちの何れかに伝送エラーが
生じた場合に、誤り検出論理回路92によりパリティエラ
ーが検出される。受信されるメモリアドレスは、本書で
特に記載しない他の部分を含むことも可能であることに
留意されたい。

【００４８】以下、誤り検出論理回路92の好ましい使用
及び動作並びにそれに関連する方法について解説する。

【００４９】図６のブロック265,268に示すように、誤
り検出論理回路92が、レジスタ86（図３）からメモリア
ドレスをクロックに同期して取り出して受信したとき、
誤り検出論理回路92が、該メモリアドレスのパリティ情
報を解析する。ブロック271,274に示すように、誤り検
出論理回路92がパリティエラーを検出しなかった場合に
は、論理回路92は、該メモリアドレスを調整することな
くモジュールのメモリチップ52に送信する。しかし、ブ
ロック271,277に示すように、誤り検出論理回路92がパ
リティエラーを検出した場合には、誤り検出論理回路92
は、信号99を介してパリティエラー標識を送信し、メモ
リアドレスのチップ選択部分を抑止する。図６のブロッ
ク277でチップ選択部分を抑止することにより、メモリ
モジュール65上のメモリチップ52がメモリアドレスに基
づいてデータアクセスを実行することが完全に防止され
る。ここで、既述のように、各メモリチップ52の記憶及
び取出論理回路94は、受信したメモリアドレスに応じ
て、該メモリアドレスのチップ選択がアサート状態にあ
る場合にのみ、該メモリアドレスのオフセットにより識
別された記憶場所にアクセスするよう設計されることが
好ましい。更に、誤り検出論理回路92は、チップ選択を
抑止する場合には、該チップ選択を確実に強制的にデア
サート状態にする。このため、ブロック277でチップ選
択部分が抑止される場合には、各メモリチップ52は、受
信したメモリアドレスに基づいて識別された記憶場所に
アクセスしなくなる。

【００５０】記憶及び取出論理回路94の好ましい機能を
より良く示すために図７を参照する。ブロック281,283
に示すように、記憶及び取出論理回路94は、信号87（図
３）がレジスタ86にクロックを供給した後に誤り検出論
理回路92から受信するメモリアドレスを解析する。ブロ
ック285に示すように、チップ選択がデアサートされて
いる場合には、記憶及び取出論理回路94は、ブロック28
1に戻って、受信したメモリアドレスにより識別される
記憶場所にアクセスせず、レジスタ86の次のクロックで
送信される次のメモリアドレスを待つ。誤り検出論理回
路92が、受信したアドレスに関連するパリティエラーを
検出した際に図６のブロック277の実施によりチップ選
択をデアサートすることが可能であり、又は誤り検出論
理回路92が最初にメモリアドレスを受信した際にチップ
選択がデアサートされていることが可能であることに留
意されたい。

【００５１】一方、受信したメモリアドレスのチップ選
択がアサートされている場合には、誤り検出論理回路92
は、該メモリアドレスに関連するパリティエラーを検出
しておらず、記憶及び取出論理回路94は該メモリアドレ
スに応じる。ここで、ブロック288に示すように、論理
回路94は、該メモリアドレスのリード／ライトビットを
解析し、該メモリアドレスに応じてデータ読み出し又は
データ書き込みを行うべきか否かを判定する。

【００５２】リード／ライトビットがアサートされてい
る場合には、受信したメモリアドレスはデータ書き込み
に関連するものとなる。このため、ブロック292に示す
ように、記憶及び取出論理回路94は、アドレスバス84か
ら受信したデータ値を、受信したメモリアドレスのオフ
セットにより識別される記憶場所に書き込む。次いで、
論理回路94は、ブロック281に戻って、レジスタ86の次
のクロックで送信される次のメモリアドレスを待つ。

【００５３】また、リード／ライトビットがデアサート
されている場合には、メモリアドレスは、データ読み出
しに関連するものとなる。このため、論理回路94は、メ
モリアドレスのオフセット部分により識別される記憶場
所からデータ値を読み出す。次いで、ブロック295に示
すように、メモリチップ52が、該取り出したデータ値を
データバス84を介して送信する。メモリコントローラ63
は、該データ値を受信し、該データ値を指定された記憶
場所に送信する。該データ値を送信する前に、メモリコ
ントローラ63は、該データ値をメモリチップ52から取り
出した他のデータ値と合体させることが可能である。

【００５４】更に、以上の技術を実施することにより、
様々なメモリアクセスエラーを防止することができる。
伝送エラーによって、メモリモジュール65により受信さ
れるメモリアドレスが不正なものとなった場合には、誤
り検出論理回路92は、該伝送エラーを検出し、該不正な
メモリアドレスに基づく不正なメモリアクセスを防止す
る。

【図面の簡単な説明】

【図１】本発明の例示的な実施形態によるメモリサブシ
ステムを使用したコンピュータシステムを示すブロック
図である。

【図２】図１に示すメモリサブシステムの一例を示すブ
ロック図である。

【図３】図２に示すメモリモジュールの一例を示すブロ
ック図である。

【図４】図３に示す誤り検出論理回路の一例を示すブロ
ック図である。

【図５】図４に示すチップ選択制御ユニットの一例を示
すブロック図である。

【図６】本発明による、図３に示す誤り検出論理回路の
アーキテクチャ及び機能の一実施形態を示すフローチャ
ートである。

【図７】本発明による、図３に示す読出／記憶論理回路
のアーキテクチャ及び機能の一実施形態を示すフローチ
ャートである。

【符号の説明】

115 論理回路 20 システム 52 メモリチップ 63 メモリコントローラ 65 メモリモジュール

Claims (10)

【特許請求の範囲】
1. 【請求項１】メモリアクセスエラーを防止するシステム
   (20)であって、 複数の記憶場所を有するメモリチップ(52)と、 該メモリチップ(52)の外部に配設された論理回路(115)
   であって、受信したメモリアドレスが検出されたパリテ
   ィエラーに関連するか否かを示す信号を受信するよう構
   成され、更に、前記メモリアドレスが検出されたパリテ
   ィエラーに関連しないことを前記信号が示す場合に前記
   メモリチップ(52)が前記メモリアドレスに基づいて前記
   記憶場所にアクセスすることを可能にし、及び前記受信
   したアドレスが検出されたパリティエラーに関連するこ
   とを前記信号が示す場合に前記メモリチップ(52)が前記
   メモリアドレスに基づいて前記記憶場所にアクセスする
   ことを不能にするよう構成されている、論理回路(115)
   とを含む、メモリアクセスエラーを防止するシステム(2
   0)。
2. 【請求項２】前記受信したメモリアドレスが、チップ選
   択情報を含み、前記論理回路(115)が、該チップ選択情
   報を調整することにより、前記メモリチップ(52)が前記
   メモリアドレスに基づいて前記記憶場所にアクセスする
   ことを不能にするよう構成されている、請求項１に記載
   のシステム(20)。
3. 【請求項３】前記メモリチップ(52)及び前記論理回路(1
   15)の両者が、集積化されたメモリモジュール(65)上に
   配設される、請求項１に記載のシステム(20)。
4. 【請求項４】メモリコントローラを更に含み、該メモリ
   コントローラに対して前記集積化されたメモリモジュー
   ルが取り外し可能に結合される、請求項３に記載のシス
   テム(20)。
5. 【請求項５】メモリアクセスエラーを防止するシステム
   (20)であって、 複数の記憶場所を有するメモリチップ(52)と、 該メモリチップ(52)の前記複数の記憶場所のうちの１つ
   を識別するメモリアドレスを送信するように構成された
   メモリコントローラ(63)と、 前記メモリチップ(52)の外部に配設された論理回路(11
   5)であって、前記メモリアドレスが検出されたパリティ
   エラーに関連するか否かを示す信号を受信するよう構成
   され、更に、前記メモリアドレスが検出されたパリティ
   エラーに関連することを前記信号が示す場合に前記メモ
   リチップ(52)が前記メモリアドレスに基づいて前記記憶
   場所にアクセスするのを防止するよう構成されている、
   論理回路(115)とを含む、メモリアクセスエラーを防止
   するシステム(20)。
6. 【請求項６】前記メモリコントローラ(63)が、データア
   クセス要求を受信し、及び該データアクセス要求に応じ
   て前記メモリアドレスを送信するよう構成され、更に、
   前記データアクセス要求のバスアドレスを１つの記憶場
   所にマッピングするよう構成されている、請求項５に記
   載のシステム(20)。
7. 【請求項７】前記メモリアドレスが、チップ選択情報を
   含み、前記論理回路(115)が、前記チップ選択情報を調
   整することにより、前記メモリチップ(52)が前記メモリ
   アドレスに基づいて前記記憶場所にアクセスするのを防
   止するよう構成されている、請求項５に記載のシステム
   (20)。
8. 【請求項８】前記メモリチップ(52)及び前記論理回路(1
   15)の両者が、集積化されたメモリモジュール(65)上に
   配設される、請求項５に記載のシステム(20)。
9. 【請求項９】メモリアクセスエラーを防止する方法であ
   って、 メモリチップ(52)内の複数の記憶場所のうちの１つを識
   別するメモリアドレスを通信し、 該メモリアドレスが検出されたパリティエラーに関連す
   るか否かを示す信号を前記メモリチップ(52)の外部で受
   信し、 該受信ステップで受信した前記信号を前記メモリチップ
   (52)の外部で解析し、 該解析ステップに基づき、前記メモリチップ(52)が前記
   メモリアドレスを利用して前記記憶場所にアクセスする
   ことを不能にする、という各ステップを含む、メモリア
   クセスエラーを防止する方法。
10. 【請求項１０】前記メモリアドレスが、チップ選択情報
    を含み、前記記憶場所へのアクセスを不能にする前記ス
    テップが、前記チップ選択情報を調整することを含む、
    請求項９に記載の方法。