JP2005070993A - 転送モード異常検出機能を有する装置並びにストレージ制御装置および同装置用インターフェイスモジュール - Google Patents
転送モード異常検出機能を有する装置並びにストレージ制御装置および同装置用インターフェイスモジュール Download PDFInfo
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Abstract
【課題】例えばホストの物理デバイスに対するアクセスを制御するストレージ制御装置において、基本モードとは異なるモードでのデータ転送状態を転送モード異常として検出し解消できるようにして、システムの処理性能の低下を確実に抑止する。
【解決手段】２種類以上のモードの中から予め定められている基本モードとリセット時もしくはモジュール間データ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段１４１と、この判定手段１４１により不一致判定がなされた場合に転送モード異常が発生したものと判断してエラー通知を行なう通知手段１４２とをそなえる。
【選択図】図１
【解決手段】２種類以上のモードの中から予め定められている基本モードとリセット時もしくはモジュール間データ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段１４１と、この判定手段１４１により不一致判定がなされた場合に転送モード異常が発生したものと判断してエラー通知を行なう通知手段１４２とをそなえる。
【選択図】図１
Description
本発明は、例えばＰＣＩ(Peripheral Componet Interconnect)バス等のインターフェイスバスを介し２種類以上のモード（例えば、６４ビット転送モードと３２ビット転送モード）で相互にデータ転送可能に接続された複数のモジュールから構成され、これらのモジュール間でのデータ転送モードの異常を検出するための機能をそなえた装置に関する。そして、本発明は、より具体的には、物理デバイス（例えば磁気ディスク装置）とホストとの間にそなえられ、このホストの物理デバイスに対するアクセスを制御するストレージ制御装置や、そのストレージ制御装置において用いられるインターフェイスモジュール（例えばホストインターフェイスモジュール，ディスクインターフェイスモジュール）に適用される。
図４は一般的なストレージ装置（ストレージ制御装置）の構成を示すブロック図で、この図４に示すストレージ装置１は、サーバ（ホスト）４からのアクセスに応じて、サーバ４からのデータを書き込んだり、サーバ４から要求されたデータを読み出してサーバ４へ転送したりするものである。
このストレージ装置１は、複数のディスクユニット（ディスク装置，物理デバイス）２ａを有するディスクエンクロージャ２と、各ディスクユニット２ａとサーバ４との間にそなえられサーバ４の各ディスクユニット２ａに対するアクセスを制御するストレージ制御装置３とから構成されている。
このストレージ装置１は、複数のディスクユニット（ディスク装置，物理デバイス）２ａを有するディスクエンクロージャ２と、各ディスクユニット２ａとサーバ４との間にそなえられサーバ４の各ディスクユニット２ａに対するアクセスを制御するストレージ制御装置３とから構成されている。
ストレージ制御装置３は、ディスクインターフェイスモジュール１０，ホストインターフェイスモジュール２０，管理モジュール３０およびＰＣＩブリッジモジュール４０をそなえて構成されている。
ここで、ディスクインターフェイスモジュール１０は、ディスクインターフェイスバス５４を介してディスクエンクロージャ２における各ディスクユニット２ａとのインターフェイス（データ転送）を制御するものである。
ここで、ディスクインターフェイスモジュール１０は、ディスクインターフェイスバス５４を介してディスクエンクロージャ２における各ディスクユニット２ａとのインターフェイス（データ転送）を制御するものである。
ホストインターフェイスモジュール２０は、ファイバチャネルインターフェイスバス５０を介してサーバ４とのインターフェイス（データ転送）を制御するものである。
管理モジュール３０は、本ストレージ制御装置３の全体を統括的に管理するもので、サーバ４から各ディスクユニット２ａに書き込まれるべきデータや、各ディスクユニット２ａからサーバ４へ読み出されるべきデータを一時的に格納するキャッシュメモリを搭載され、このキャッシュメモリの管理を行なうものである。
管理モジュール３０は、本ストレージ制御装置３の全体を統括的に管理するもので、サーバ４から各ディスクユニット２ａに書き込まれるべきデータや、各ディスクユニット２ａからサーバ４へ読み出されるべきデータを一時的に格納するキャッシュメモリを搭載され、このキャッシュメモリの管理を行なうものである。
ＰＣＩブリッジモジュール４０は、ＰＣＩバス（インターフェイスバス）５１，５２，５３を介してディスクインターフェイスモジュール１０，ホストインターフェイスモジュール２０および管理モジュール３０をそれぞれ接続され、これらのディスクインターフェイスモジュール１０，ホストインターフェイスモジュール２０および管理モジュール３０の相互間をデータ転送可能に接続するものである。
このような構成により、サーバ４からディスクユニット２ａへのデータ書込や、ディスクユニット２ａからサーバ４へのデータ読出は以下のように実行される。
サーバ４からディスクエンクロージャ２のディスクユニット２ａにデータを書き込む際には、まず、書込対象データが、サーバ４からファイバチャネルインターフェイスバス５０を介してホストインターフェイスモジュール２０へ転送され、このホストインターフェイスモジュール２０からＰＣＩバス５２，ＰＣＩブリッジモジュール４０およびＰＣＩバス５３を介して管理モジュール３０のキャッシュメモリに一時的に格納される（図４中の矢印Ａ１参照）。この後、管理モジュール３０のキャッシュメモリ上の書込対象データは、ＰＣＩバス５３，ＰＣＩブリッジモジュール４０およびＰＣＩバス５１を介してディスクインターフェイスモジュール１０へ転送され、このディスクインターフェイスモジュール１０からディスクインターフェイスバス５４を介して所定のディスクユニット２ａに書き込まれることになる（図４中の矢印Ａ２参照）。
サーバ４からディスクエンクロージャ２のディスクユニット２ａにデータを書き込む際には、まず、書込対象データが、サーバ４からファイバチャネルインターフェイスバス５０を介してホストインターフェイスモジュール２０へ転送され、このホストインターフェイスモジュール２０からＰＣＩバス５２，ＰＣＩブリッジモジュール４０およびＰＣＩバス５３を介して管理モジュール３０のキャッシュメモリに一時的に格納される（図４中の矢印Ａ１参照）。この後、管理モジュール３０のキャッシュメモリ上の書込対象データは、ＰＣＩバス５３，ＰＣＩブリッジモジュール４０およびＰＣＩバス５１を介してディスクインターフェイスモジュール１０へ転送され、このディスクインターフェイスモジュール１０からディスクインターフェイスバス５４を介して所定のディスクユニット２ａに書き込まれることになる（図４中の矢印Ａ２参照）。
逆に、ディスクエンクロージャ２のディスクユニット２ａからサーバ４へデータを読み出す際には、まず、読出対象データが、そのデータを保持するディスクユニット２ａからディスクインターフェイスバス５４を介してディスクインターフェイスモジュール１０へ転送され、このディスクインターフェイスモジュール１０からＰＣＩバス５１，ＰＣＩブリッジモジュール４０およびＰＣＩバス５３を介して管理モジュール３０のキャッシュメモリに一時的に格納される（図４中の矢印Ａ３参照）。この後、管理モジュール３０のキャッシュメモリ上の読出対象データは、ＰＣＩバス５３，ＰＣＩブリッジモジュール４０およびＰＣＩバス５２を介してホストインターフェイスモジュール２０へ転送され、このホストインターフェイスモジュール２０からファイバチャネルインターフェイスバス５０を介してサーバ４へ読み出されることになる（図４中の矢印Ａ４参照）。
次に、図５に示すブロック図を参照しながら、図４に示したストレージ制御装置３におけるディスクインターフェイスモジュール１０およびホストインターフェイスモジュール２０の構成について説明する。ディスクインターフェイスモジュール１０とホストインターフェイスモジュール２０とは、基本的に同一の構成を有しているが、ホストインターフェイスモジュール２０には、ファイバチャネルインターフェイスバス５０からの光信号を電気信号に変換する機能や、ホストインターフェイスモジュール１０における電気信号を光信号に変換してファイバチャネルインターフェイスバス５０へ送出する機能がそなえられ、ディスクインターフェイスモジュール１０にはこれらの機能がそなえられていない点で異なっている。
図５に示すように、ディスクインターフェイスモジュール１０およびホストインターフェイスモジュール２０（以下、インターフェイスモジュール１０，２０という場合がある）は、ＣＰＵ１１，チップセット１２，メモリ１３，インターフェイスモジュール−ＬＳＩ１４，データバッファ１５およびファイバチャネルチップ１６をそなえて構成されている。
ＣＰＵ（Central Processing Unit）１１は、本インターフェイスモジュール１０，２０を統括的に管理する機能を果たすものである。
チップセット（Chip Set）１２は、ＣＰＵ１１を他デバイス（例えばメモリ１３）に繋ぐための機能や、ＰＣＩバス１７に接続するための機能を有している。ＣＰＵ１１は、このチップセット１２を介してメモリ１３に接続されるとともに、さらにチップセット１２およびＰＣＩバス１７を介してインターフェイスモジュール−ＬＳＩ１４に接続されている。なお、メモリ１３は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）によって構成されている。
チップセット（Chip Set）１２は、ＣＰＵ１１を他デバイス（例えばメモリ１３）に繋ぐための機能や、ＰＣＩバス１７に接続するための機能を有している。ＣＰＵ１１は、このチップセット１２を介してメモリ１３に接続されるとともに、さらにチップセット１２およびＰＣＩバス１７を介してインターフェイスモジュール−ＬＳＩ１４に接続されている。なお、メモリ１３は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）によって構成されている。
インターフェイスモジュール−ＬＳＩ（Large Scale Integration）１４は、ＣＰＵ１１からの指示に応じ、ＰＣＩバス５１，５２を介して本インターフェイスモジュール１０，２０とＰＣＩブリッジモジュール３０との間のデータ転送の制御を行なう第２転送処理部として機能するもので、このインターフェイスモジュール−ＬＳＩ１４には、データバッファ１５が付設されている。
このデータバッファ１５は、例えばＤＤＲ(Double Data Rate)−ＳＤＲＡＭによって構成され、ＰＣＩブリッジモジュール４０へ転送すべきデータや、ＰＣＩブリッジモジュール４０から転送されてきたデータなどを一時的に格納するものである。
また、インターフェイスモジュール−ＬＳＩ１４には、ＰＣＩバス５１，５２を介してＰＣＩブリッジモジュール４０が接続され、ＰＣＩバス（インターフェイスバス）１７を介してチップセット１２が接続され、ＰＣＩバス（インターフェイスバス）１８を介してファイバチャネルチップ１６が接続されている。
また、インターフェイスモジュール−ＬＳＩ１４には、ＰＣＩバス５１，５２を介してＰＣＩブリッジモジュール４０が接続され、ＰＣＩバス（インターフェイスバス）１７を介してチップセット１２が接続され、ＰＣＩバス（インターフェイスバス）１８を介してファイバチャネルチップ１６が接続されている。
さらに、インターフェイスモジュール−ＬＳＩ１４には、ＤＭＡＣ（Direct Memory Access Controller）としての機能がそなえられており、ＣＰＵ１１は、通常、所定の制御プログラムを実行することにより、ディスクリプタ（記述子）をインターフェイスモジュール−ＬＳＩ１４におけるＤＭＡＣに設定し、インターフェイスモジュール−ＬＳＩ１４に、データ転送を実行させるようになっている。
ファイバチャネルチップ（ＦＣ-Chip）１６は、ファイバチャネルインターフェイスバス５０もしくはディスクインターフェイスバス５４を介して本インターフェイスモジュール１０，２０と各ディスクユニット２ａもしくはサーバ４との間のデータ転送を制御する第１転送処理部として機能するものである。
ところで、大容量で高速なデータ転送（広帯域データ転送）を行なうことを前提としたシステムにおいては、一般にＰＣＩバスとしては６４ビット幅のものが使用される。
ところで、大容量で高速なデータ転送（広帯域データ転送）を行なうことを前提としたシステムにおいては、一般にＰＣＩバスとしては６４ビット幅のものが使用される。
従って、上述したようなストレージ制御装置３においても、インターフェイスモジュール−ＬＳＩ１４（モジュール，第２転送処理部）とファイバチャネルチップ（モジュール，第１転送処理部）１６との間を接続するＰＣＩバス１８や、インターフェイスモジュール−ＬＳＩ１４とＰＣＩブリッジモジュール４０とを接続するＰＣＩバス５１，５２や、管理モジュール３０とＰＣＩブリッジモジュール４０とを接続するＰＣＩバス５３としては、大容量で高速なデータ転送（広帯域データ転送）を実現すべく、６４ビット幅のものを使用することが一般的である。そのため、ＰＣＩバス１８，５１〜５３に接続されるインターフェイスモジュール−ＬＳＩ１４，ファイバチャネルチップ１６，管理モジュール３０やＰＣＩブリッジモジュール４０としては、６４ビット幅対応の汎用チップ（ＬＳＩ）が用いられる。
ＰＣＩバス規格において６４ビット幅は３２ビット幅の拡張であるため、６４ビットＰＣＩバスでは、６４ビット幅でのデータ転送（６４ビット転送モード）を実行することも３２ビット幅でのデータ転送（３２ビット転送モード）を実行することも可能になっている。しかし、６４ビットＰＣＩバスを採用したシステムは、大容量で高速なデータ転送（広帯域データ転送）を実現するために、基本的に、常時、６４ビット転送モードで運用される。
そして、このようなシステムでは、通常、パワーオン時を含むリセット時やモジュール間データ転送時に、所定の転送モード設定シーケンス（３２ビット転送モードもしくは６４ビット転送モードの設定を行なうための信号のやり取り；図６および図７参照）が実行され、その都度、６４ビット転送モードが設定されるようになっている。
ここで、図６に示すシーケンス図を参照しながら、インターフェイスモジュール１０，２０での所定の転送モード設定シーケンス（正常時動作）について説明する。インターフェイスモジュール１０，２０のリセット時（パワーオン時を含む）や、インターフェイスモジュール−ＬＳＩ１４とファイバチャネルチップ１６との間のデータ転送時や、インターフェイスモジュール−ＬＳＩ１４（インターフェイスモジュール１０，２０）とＰＣＩブリッジモジュール４０との間のデータ転送時には、図６に示すように、まず、インターフェイスモジュール−ＬＳＩ１４がＲＥＱ６４信号を有効化（アサート）することにより、インターフェイスモジュール−ＬＳＩ１４からファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０に対し、６４ビット転送モードによる接続設定要求が伝えられる（矢印Ａ１１参照）。
ここで、図６に示すシーケンス図を参照しながら、インターフェイスモジュール１０，２０での所定の転送モード設定シーケンス（正常時動作）について説明する。インターフェイスモジュール１０，２０のリセット時（パワーオン時を含む）や、インターフェイスモジュール−ＬＳＩ１４とファイバチャネルチップ１６との間のデータ転送時や、インターフェイスモジュール−ＬＳＩ１４（インターフェイスモジュール１０，２０）とＰＣＩブリッジモジュール４０との間のデータ転送時には、図６に示すように、まず、インターフェイスモジュール−ＬＳＩ１４がＲＥＱ６４信号を有効化（アサート）することにより、インターフェイスモジュール−ＬＳＩ１４からファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０に対し、６４ビット転送モードによる接続設定要求が伝えられる（矢印Ａ１１参照）。
このＲＥＱ６４信号のアサートに応じて、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０がＡＣＫ６４信号を有効化（アサート）することにより、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からインターフェイスモジュール−ＬＳＩ１４に対し、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０において６４ビット転送モードによる接続設定要求が確認されたことが伝えられる（矢印Ａ１２参照）。
このＡＣＫ６４信号のアサートに応じて、インターフェイスモジュール−ＬＳＩ１４とファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０との間では、ＰＣＩバス１８，５１，５２を介して６４ビット転送モードでのデータ転送が開始されることになる（矢印Ａ１３参照）。
ところが、上述のようなモード設定シーケンスを実行している際には、このシーケンスに係る信号の動作タイミングが、装置を構成するＬＳＩ等の異常のために変動し、稀に６４ビット転送モードではなく３２ビット転送モードが設定されてしまう場合がある。このような状況（インターフェイスモジュール１０，２０での異常時動作）について、図７に示すシーケンス図を参照しながら説明する。
ところが、上述のようなモード設定シーケンスを実行している際には、このシーケンスに係る信号の動作タイミングが、装置を構成するＬＳＩ等の異常のために変動し、稀に６４ビット転送モードではなく３２ビット転送モードが設定されてしまう場合がある。このような状況（インターフェイスモジュール１０，２０での異常時動作）について、図７に示すシーケンス図を参照しながら説明する。
図７に示す例においても、図６を参照しながら上述したシーケンスと同様、まず、インターフェイスモジュール−ＬＳＩ１４がＲＥＱ６４信号をアサートすることにより、インターフェイスモジュール−ＬＳＩ１４からファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０に対し、６４ビット転送モードによる接続設定要求が伝えられる（矢印Ａ２１参照）。
この後、上述のような動作タイミングの変動等の異常発生によって、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からのＡＣＫ６４信号がアサートされない、もしくは、ＡＣＫ６４信号がアサートされているがそのアサート状態がインターフェイスモジュール−ＬＳＩ１４に伝達されていないといった状況が生じると（矢印Ａ２２参照）、インターフェイスモジュール−ＬＳＩ１４側では、ＡＣＫ６４信号が未アサートのままである。これに応じて、インターフェイスモジュール−ＬＳＩ１４とファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０との間では、ＰＣＩバス１８，５１，５２を介し、６４ビット転送モードではなく３２ビット転送モードでのデータ転送が開始されることになる（矢印Ａ２３参照）。
特開昭６１−１９６３５３号公報
特開平７−９８６７５号公報
このように６４ビット転送モードではなく３２ビット転送モードでデータ転送が実行されていても、現状のシステムでは、仕様上の問題は生じないため、このような状況（非効率的なデータ転送状態）を検出するための手段は特にそなえられておらず、その状況を検出できず、つまりは解消することができない。ここで、上記の特許文献１や特許文献２は、いずれもバス拡張にかかる発明を開示しているだけであって、やはり、図７にて上述したような状況（非効率的なデータ転送状態）を検出・解消することはできない。
しかし、上述のごとく３２ビット転送モードでデータ転送が実行されると、システムとしては、転送幅が減少することになるので、内部スループットが低下し、処理性能の低下を招くことになる。従って、上述のような非効率的なデータ転送状態が生じた場合にその状態を検出し解消できるようにすることが望まれている。
本発明は、このような課題に鑑み創案されたもので、ハードウェアの特別な追加・変更を行なうことなく、基本モード（例えば６４ビット転送モード）とは異なるモードでのデータ転送状態（例えば３２ビット転送モードによる非効率的なデータ転送状態）を転送モード異常として検出し解消できるようにして、システムの処理性能の低下を確実に抑止することを目的とする。
本発明は、このような課題に鑑み創案されたもので、ハードウェアの特別な追加・変更を行なうことなく、基本モード（例えば６４ビット転送モード）とは異なるモードでのデータ転送状態（例えば３２ビット転送モードによる非効率的なデータ転送状態）を転送モード異常として検出し解消できるようにして、システムの処理性能の低下を確実に抑止することを目的とする。
上記目的を達成するために、本発明の転送モード異常検出機能を有する装置（請求項１）は、インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続された２以上のモジュールと、前記２種類以上のモードの中から予め定められている基本モードと、本装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、該判定手段により不一致判定がなされた場合に転送モード異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴としている。
本発明のストレージ制御装置（請求項３）は、ディスク装置とホストとの間にそなえられ該ホストの該ディスク装置に対するアクセスを制御するものであって、該ディスク装置とのインターフェイスを制御するディスクインターフェイスモジュールと、該ホストとのインターフェイスを制御するホストインターフェイスモジュールと、本装置全体を統括的に管理する管理モジュールと、インターフェイスバスを介して該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールをそれぞれ接続されこれらの該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールの相互間をデータ転送可能に接続するブリッジモジュールとをそなえ、該ディスクインターフェイスモジュール，該ホストインターフェイスモジュール，該管理モジュールおよび該ブリッジモジュールが、２種類以上のモードで相互にデータ転送可能に接続されるとともに、前記２種類以上のモードの中から予め定められている基本モードと、本ストレージ制御装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴としている。
本発明のストレージ制御装置用インターフェイスモジュール（請求項４）は、ディスク装置とホストとの間にそなえられ該ホストの該ディスク装置に対するアクセスを制御するストレージ制御装置において、上述したディスクインターフェイスモジュールもしくはホストインターフェイスモジュールとして用いられるものであって、本インターフェイスモジュールと該ディスク装置もしくは該ホストとの間のデータ転送を制御する第１転送処理部と、本インターフェイスモジュールと該ブリッジモジュールとの間のデータ転送を制御する第２転送処理部とをそなえ、これら２つの転送処理部が、インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続されるとともに、前記２種類以上のモードの中から予め定められている基本モードと、本インターフェイスモジュールのリセット時もしくは該２つの転送処理部間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴としている。
ここで、上述した転送モード異常検出機能を有する装置並びにストレージ制御装置および同装置用インターフェイスモジュールにおいて、該通知手段からの前記エラー通知を受け、前記モード設定シーケンスを再度実行させる制御手段をさらにそなえて構成してもよく、このとき、該制御手段により前記モード設定シーケンスを再度実行させた後に該判定手段により再度不一致判定がなされた場合には、該通知手段が、故障が発生したものと判断して故障通知を行なってもよい。
また、該判定手段が、前記モード設定シーケンスの実行時に前記基本モードに対応する確認信号が有効な状態にならない場合に不一致判定を行なってもよい。
なお、該インターフェイスバスをＰＣＩ（Peripheral Component Interconnect）バスとし、また、該インターフェイスバスを６４ビットＰＣＩバス、前記２種類以上のモードを６４ビット転送モードおよび３２ビット転送モード、前記基本モードを前記６４ビット転送モードとし、該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうように構成してもよい（請求項２，５）。
なお、該インターフェイスバスをＰＣＩ（Peripheral Component Interconnect）バスとし、また、該インターフェイスバスを６４ビットＰＣＩバス、前記２種類以上のモードを６４ビット転送モードおよび３２ビット転送モード、前記基本モードを前記６４ビット転送モードとし、該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうように構成してもよい（請求項２，５）。
上述した本発明の転送モード異常検出機能を有する装置並びにストレージ制御装置および同装置用インターフェイスモジュールによれば、２種類以上のモードの中から予め定められている基本モード（例えば６４ビット転送モード）と、リセット時やモジュール（もしくは転送処理部）間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致が判定され、不一致判定がなされた場合には転送モード異常が発生したものと判断されてエラー通知が行なわれる。従って、そのエラー通知に応じて、例えば３２ビット転送モードによる非効率的なデータ転送状態などの転送モード異常を確実に解消でき、システムの処理性能の低下を確実に抑止することができる。
以下、図面を参照して本発明の実施の形態を説明する。
〔１〕本発明の一実施形態の説明
本発明の一実施形態としてのストレージ装置１Ａも、図４に示すように、基本的に一般的なストレージ装置１とほぼ同様に構成されている。つまり、本実施形態のストレージ装置１Ａも、サーバ（ホスト）４からのアクセスに応じて、サーバ４からのデータを書き込んだり、サーバ４から要求されたデータを読み出してサーバ４へ転送したりするものである。そして、このストレージ装置１Ａも、複数のディスクユニット（ディスク装置，物理デバイス）２ａを有するディスクエンクロージャ２と、各ディスクユニット２ａとサーバ４との間にそなえられサーバ４の各ディスクユニット２ａに対するアクセスを制御するストレージ制御装置３Ａとから構成されている。
〔１〕本発明の一実施形態の説明
本発明の一実施形態としてのストレージ装置１Ａも、図４に示すように、基本的に一般的なストレージ装置１とほぼ同様に構成されている。つまり、本実施形態のストレージ装置１Ａも、サーバ（ホスト）４からのアクセスに応じて、サーバ４からのデータを書き込んだり、サーバ４から要求されたデータを読み出してサーバ４へ転送したりするものである。そして、このストレージ装置１Ａも、複数のディスクユニット（ディスク装置，物理デバイス）２ａを有するディスクエンクロージャ２と、各ディスクユニット２ａとサーバ４との間にそなえられサーバ４の各ディスクユニット２ａに対するアクセスを制御するストレージ制御装置３Ａとから構成されている。
そして、本実施形態のストレージ制御装置３Ａも、図４に示すように、基本的に一般的なストレージ制御装置３とほぼ同様に、ディスクインターフェイスモジュール１０Ａ，ホストインターフェイスモジュール２０Ａ，管理モジュール３０およびＰＣＩブリッジモジュール４０Ａをそなえて構成されている。
ここで、ディスクインターフェイスモジュール（モジュール）１０Ａは、ディスクインターフェイスバス５４を介してディスクエンクロージャ２における各ディスクユニット２ａとのインターフェイス（データ転送）を制御するものである。
ここで、ディスクインターフェイスモジュール（モジュール）１０Ａは、ディスクインターフェイスバス５４を介してディスクエンクロージャ２における各ディスクユニット２ａとのインターフェイス（データ転送）を制御するものである。
ホストインターフェイスモジュール（モジュール）２０Ａは、ファイバチャネルインターフェイスバス５０を介してサーバ４とのインターフェイス（データ転送）を制御するものである。
管理モジュール（モジュール）３０は、本ストレージ制御装置３Ａの全体を統括的に管理するもので、サーバ４から各ディスクユニット２ａに書き込まれるべきデータや、各ディスクユニット２ａからサーバ４へ読み出されるべきデータを一時的に格納するキャッシュメモリを搭載され、このキャッシュメモリの管理を行なうものである。
管理モジュール（モジュール）３０は、本ストレージ制御装置３Ａの全体を統括的に管理するもので、サーバ４から各ディスクユニット２ａに書き込まれるべきデータや、各ディスクユニット２ａからサーバ４へ読み出されるべきデータを一時的に格納するキャッシュメモリを搭載され、このキャッシュメモリの管理を行なうものである。
ＰＣＩブリッジモジュール（ブリッジモジュール）４０は、ＰＣＩバス（インターフェイスバス）５１，５２，５３を介してディスクインターフェイスモジュール１０Ａ，ホストインターフェイスモジュール２０Ａおよび管理モジュール３０をそれぞれ接続され、これらのディスクインターフェイスモジュール１０Ａ，ホストインターフェイスモジュール２０Ａおよび管理モジュール３０の相互間をデータ転送可能に接続するものである。
このような構成により、本実施形態のストレージ制御装置３Ａにおいても、サーバ４からディスクユニット２ａへのデータ書込や、ディスクユニット２ａからサーバ４へのデータ読出が、上述したストレージ制御装置３と同様の手順（図４中の矢印Ａ１〜Ａ４参照）で実行される。
次に、図１に示すブロック図を参照しながら、本実施形態としてのストレージ制御装置３Ａにおけるディスクインターフェイスモジュール１０Ａおよびホストインターフェイスモジュール２０Ａの構成について説明する。ディスクインターフェイスモジュール１０Ａとホストインターフェイスモジュール２０Ａとは、基本的に同一の構成を有しているが、ホストインターフェイスモジュール２０Ａには、ファイバチャネルインターフェイスバス５０からの光信号を電気信号に変換する機能や、ホストインターフェイスモジュール２０Ａにおける電気信号を光信号に変換してファイバチャネルインターフェイスバス５０へ送出する機能がそなえられ、ディスクインターフェイスモジュール１０Ａにはこれらの機能がそなえられていない点で異なっている。
次に、図１に示すブロック図を参照しながら、本実施形態としてのストレージ制御装置３Ａにおけるディスクインターフェイスモジュール１０Ａおよびホストインターフェイスモジュール２０Ａの構成について説明する。ディスクインターフェイスモジュール１０Ａとホストインターフェイスモジュール２０Ａとは、基本的に同一の構成を有しているが、ホストインターフェイスモジュール２０Ａには、ファイバチャネルインターフェイスバス５０からの光信号を電気信号に変換する機能や、ホストインターフェイスモジュール２０Ａにおける電気信号を光信号に変換してファイバチャネルインターフェイスバス５０へ送出する機能がそなえられ、ディスクインターフェイスモジュール１０Ａにはこれらの機能がそなえられていない点で異なっている。
図１に示すように、ディスクインターフェイスモジュール１０Ａおよびホストインターフェイスモジュール２０Ａ（以下、単にインターフェイスモジュール１０Ａ，２０Ａという場合がある）は、ＣＰＵ１１Ａ，チップセット１２，メモリ１３，インターフェイスモジュール−ＬＳＩ１４Ａ，データバッファ１５およびファイバチャネルチップ１６をそなえて構成されている。
ＣＰＵ（Central Processing Unit）１１Ａは、本インターフェイスモジュール１０Ａ，２０Ａを統括的に管理する機能を果たすものであり、本実施形態では、後述する制御手段１１１としての機能も果たすように構成されている。
チップセット（Chip Set）１２は、ＣＰＵ１１Ａを他デバイス（例えばメモリ１３）に繋ぐための機能や、ＰＣＩバス１７に接続するための機能を有している。ＣＰＵ１１Ａは、このチップセット１２を介してメモリ１３に接続されるとともに、さらにチップセット１２およびＰＣＩバス１７を介してインターフェイスモジュール−ＬＳＩ１４Ａに接続されている。なお、メモリ１３は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）によって構成されている。
チップセット（Chip Set）１２は、ＣＰＵ１１Ａを他デバイス（例えばメモリ１３）に繋ぐための機能や、ＰＣＩバス１７に接続するための機能を有している。ＣＰＵ１１Ａは、このチップセット１２を介してメモリ１３に接続されるとともに、さらにチップセット１２およびＰＣＩバス１７を介してインターフェイスモジュール−ＬＳＩ１４Ａに接続されている。なお、メモリ１３は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）によって構成されている。
インターフェイスモジュール−ＬＳＩ（Large Scale Integration；モジュール）１４Ａは、ＣＰＵ１１Ａからの指示に応じ、ＰＣＩバス５１，５２を介して本インターフェイスモジュール１０Ａ，２０ＡとＰＣＩブリッジモジュール３０との間のデータ転送の制御を行なう第２転送処理部として機能するもので、このインターフェイスモジュール−ＬＳＩ１４Ａには、データバッファ１５が付設されている。このデータバッファ１５は、例えばＤＤＲ(Double Data Rate)−ＳＤＲＡＭによって構成され、ＰＣＩブリッジモジュール４０へ転送すべきデータや、ＰＣＩブリッジモジュール４０から転送されてきたデータなどを一時的に格納するものである。
また、インターフェイスモジュール−ＬＳＩ１４Ａには、ＰＣＩバス５１，５２を介してＰＣＩブリッジモジュール４０が接続され、ＰＣＩバス（インターフェイスバス）１７を介してチップセット１２が接続され、ＰＣＩバス（インターフェイスバス）１８を介してファイバチャネルチップ１６が接続されている。
さらに、本実施形態のインターフェイスモジュール−ＬＳＩ１４Ａには、後述する判定手段１４１および通知手段１４２としての機能がそなえられている。
さらに、本実施形態のインターフェイスモジュール−ＬＳＩ１４Ａには、後述する判定手段１４１および通知手段１４２としての機能がそなえられている。
ファイバチャネルチップ（ＦＣ-Chip；モジュール）１６は、ファイバチャネルインターフェイスバス５０もしくはディスクインターフェイスバス５４を介して本インターフェイスモジュール１０Ａ，２０Ａと各ディスクユニット２ａもしくはサーバ４との間のデータ転送を制御する第１転送処理部として機能するものである。
そして、本実施形態のストレージ制御装置３Ａにおいても、インターフェイスモジュール−ＬＳＩ１４とファイバチャネルチップ１６との間を接続するＰＣＩバス１８や、インターフェイスモジュール−ＬＳＩ１４Ａ（インターフェイスモジュール１０Ａ，２０Ａ）とＰＣＩブリッジモジュール４０とを接続するＰＣＩバス５１，５２や、管理モジュール３０とＰＣＩブリッジモジュール４０とを接続するＰＣＩバス５３としては、６４ビット幅のものが使用される。
そして、本実施形態のストレージ制御装置３Ａにおいても、インターフェイスモジュール−ＬＳＩ１４とファイバチャネルチップ１６との間を接続するＰＣＩバス１８や、インターフェイスモジュール−ＬＳＩ１４Ａ（インターフェイスモジュール１０Ａ，２０Ａ）とＰＣＩブリッジモジュール４０とを接続するＰＣＩバス５１，５２や、管理モジュール３０とＰＣＩブリッジモジュール４０とを接続するＰＣＩバス５３としては、６４ビット幅のものが使用される。
従って、これらのＰＣＩバス１８，５１〜５３によっても６４ビット幅でのデータ転送（６４ビット転送モード）と３２ビット幅でのデータ転送（３２ビット転送モード）との２種類のモードでデータ転送を実行することが可能になっている。そのため、ＰＣＩバス１８，５１〜５３に接続されるインターフェイスモジュール−ＬＳＩ１４Ａ，ファイバチャネルチップ１６，管理モジュール３０やＰＣＩブリッジモジュール４０としては、６４ビット幅対応の汎用チップ（ＬＳＩ）が用いられる。
また、本実施形態では、大容量で高速なデータ転送（広帯域データ転送）を実現するために、本ストレージ制御装置３Ａが、基本的に、常時、６４ビット転送モードで運用されるように、６４ビット転送モードが基本モードとして予め定められている。
さらに、本実施形態においても、本インターフェイスモジュール１０Ａ，２０Ａもしくは本ストレージ制御装置３Ａのリセット時（パワーオン時を含む）や、モジュール間（例えばファイバチャネルチップ１６とインターフェイスモジュール−ＬＳＩ１４Ａとの間やインターフェイスモジュール−ＬＳＩ１４ＡとＰＣＩブリッジモジュール４０との間）のデータ転送開始時には、所定の転送モード設定シーケンス（３２ビット転送モードもしくは６４ビット転送モードの設定を行なうための信号のやり取り；図２および図３参照）が実行され、その都度、６４ビット転送モードが設定されるようになっている。
さらに、本実施形態においても、本インターフェイスモジュール１０Ａ，２０Ａもしくは本ストレージ制御装置３Ａのリセット時（パワーオン時を含む）や、モジュール間（例えばファイバチャネルチップ１６とインターフェイスモジュール−ＬＳＩ１４Ａとの間やインターフェイスモジュール−ＬＳＩ１４ＡとＰＣＩブリッジモジュール４０との間）のデータ転送開始時には、所定の転送モード設定シーケンス（３２ビット転送モードもしくは６４ビット転送モードの設定を行なうための信号のやり取り；図２および図３参照）が実行され、その都度、６４ビット転送モードが設定されるようになっている。
さて、ここで、インターフェイスモジュール−ＬＳＩ１４Ａにおける判定手段１４１は、前記基本モード（６４ビット転送モード）と前記モード設定シーケンスによって設定されたモードとの一致／不一致を判定するものである。
具体的に、この判定手段１４１は、モード設定シーケンス実行時にインターフェイスモジュール−ＬＳＩ１４ＡのＲＥＱ６４信号のアサート（有効化）に応答してアサートされるべき、インターフェイスモジュール−ＬＳＩ１４ＡやＰＣＩブリッジモジュール４０からのＡＣＫ６４信号（確認信号）を監視し、このＡＣＫ６４信号がアサートされれば一致であると判定する一方、アサートされないままであれば（例えば所定時間経過しても未アサート状態（確認信号が有効化されない状態）のままであれば）、不一致であると判定するものである。
具体的に、この判定手段１４１は、モード設定シーケンス実行時にインターフェイスモジュール−ＬＳＩ１４ＡのＲＥＱ６４信号のアサート（有効化）に応答してアサートされるべき、インターフェイスモジュール−ＬＳＩ１４ＡやＰＣＩブリッジモジュール４０からのＡＣＫ６４信号（確認信号）を監視し、このＡＣＫ６４信号がアサートされれば一致であると判定する一方、アサートされないままであれば（例えば所定時間経過しても未アサート状態（確認信号が有効化されない状態）のままであれば）、不一致であると判定するものである。
インターフェイスモジュール−ＬＳＩ１４Ａにおける通知手段１４２は、判定手段１４１により不一致判定がなされた場合、転送モード異常として３２ビット転送モードによる非効率転送状態が発生したものと判断し、ＰＣＩバス１７およびチップセット１２を介してＣＰＵ１１Ａに対しエラー通知を行なうものである。
また、ＣＰＵ１１Ａにおける制御手段１１１は、インターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２からの前記エラー通知を受けると、インターフェイスモジュール−ＬＳＩ１４Ａにモード設定シーケンスを再度実行させるように機能するものである。
また、ＣＰＵ１１Ａにおける制御手段１１１は、インターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２からの前記エラー通知を受けると、インターフェイスモジュール−ＬＳＩ１４Ａにモード設定シーケンスを再度実行させるように機能するものである。
さらに、本実施形態では、制御手段１１１によりモード設定シーケンスを再度実行させた後に判定手段１４１により再度不一致判定がなされた場合には、通知手段１４２が、故障が発生したものと判断し、ＰＣＩバス１７およびチップセット１２を介してＣＰＵ１１Ａに対し故障通知を行なうように構成されている。
なお、上述した制御手段１１１，判定手段１４１および通知手段１４２としての機能は、ＣＰＵ１１Ａやインターフェイスモジュール−ＬＳＩ１４Ａが所定のプログラムを実行することによって実現される。このプログラムは、例えばフレキシブルディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ，ＤＶＤ等のコンピュータ読取可能な記録媒体に記録された形態で提供される。従って、本発明の機能（ストレージ制御装置３Ａやインターフェイスモジュール１０Ａ，２０Ａ）は、従来のものに対しハードウェアの特別な追加・変更を行なうことなく、ソフトウェアの変更を行なうだけで実現される。
なお、上述した制御手段１１１，判定手段１４１および通知手段１４２としての機能は、ＣＰＵ１１Ａやインターフェイスモジュール−ＬＳＩ１４Ａが所定のプログラムを実行することによって実現される。このプログラムは、例えばフレキシブルディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ，ＤＶＤ等のコンピュータ読取可能な記録媒体に記録された形態で提供される。従って、本発明の機能（ストレージ制御装置３Ａやインターフェイスモジュール１０Ａ，２０Ａ）は、従来のものに対しハードウェアの特別な追加・変更を行なうことなく、ソフトウェアの変更を行なうだけで実現される。
次に、図２および図３を参照しながら、上述のごとく構成された本実施形態のストレージ制御装置３Ａ（インターフェイスモジュール１０Ａ，２０Ａ）の動作について詳細に説明する。
まず、図２に示すシーケンス図を参照しながら、インターフェイスモジュール１０Ａ，２０Ａでの所定の転送モード設定シーケンス（正常時動作）について説明する。図３に示した従来手順と同様、ストレージ制御装置３Ａ（インターフェイスモジュール１０Ａ，２０Ａ）のリセット時や、インターフェイスモジュール−ＬＳＩ１４Ａとファイバチャネルチップ１６との間のデータ転送開始時や、インターフェイスモジュール−ＬＳＩ１４Ａ（インターフェイスモジュール１０Ａ，２０Ａ）とＰＣＩブリッジモジュール４０との間のデータ転送開始時には、図２に示すように、インターフェイスモジュール−ＬＳＩ１４ＡがＲＥＱ６４信号を有効化（アサート）することにより、インターフェイスモジュール−ＬＳＩ１４Ａからファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０に対し、６４ビット転送モードによる接続設定要求が伝えられる（矢印Ａ３１参照）。
まず、図２に示すシーケンス図を参照しながら、インターフェイスモジュール１０Ａ，２０Ａでの所定の転送モード設定シーケンス（正常時動作）について説明する。図３に示した従来手順と同様、ストレージ制御装置３Ａ（インターフェイスモジュール１０Ａ，２０Ａ）のリセット時や、インターフェイスモジュール−ＬＳＩ１４Ａとファイバチャネルチップ１６との間のデータ転送開始時や、インターフェイスモジュール−ＬＳＩ１４Ａ（インターフェイスモジュール１０Ａ，２０Ａ）とＰＣＩブリッジモジュール４０との間のデータ転送開始時には、図２に示すように、インターフェイスモジュール−ＬＳＩ１４ＡがＲＥＱ６４信号を有効化（アサート）することにより、インターフェイスモジュール−ＬＳＩ１４Ａからファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０に対し、６４ビット転送モードによる接続設定要求が伝えられる（矢印Ａ３１参照）。
このＲＥＱ６４信号のアサートに応じて、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０がＡＣＫ６４信号（確認信号）を有効化（アサート）することにより、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からインターフェイスモジュール−ＬＳＩ１４Ａに対し、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０において６４ビット転送モードによる接続設定要求が確認されたことが伝えられる（矢印Ａ３２参照）。
このようにＡＣＫ６４信号がアサートされた場合、本実施形態のインターフェイスモジュール−ＬＳＩ１４Ａの判定手段１４１では、基本モードである６４ビット転送モードとモード設定シーケンスによって設定されたモードとが一致したものと判定され、通知手段１４２は動作することなく、インターフェイスモジュール−ＬＳＩ１４Ａは通常の動作を続行する。つまり、ＡＣＫ６４信号のアサートに応じて、インターフェイスモジュール−ＬＳＩ１４Ａとファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０との間では、ＰＣＩバス１８，５１，５２を介して６４ビット転送モードでのデータ転送が開始されることになる（矢印Ａ３３参照）。
ついで、上述のようなモード設定シーケンスを実行している際に、装置を構成するＬＳＩ等の異常によって、このシーケンスに係る信号の動作タイミングが変動し、基本モードの６４ビット転送モードではなく３２ビット転送モードが設定されてしまった場合（インターフェイスモジュール１０Ａ，２０Ａでの異常時動作）について、図３に示すシーケンス図を参照しながら説明する。
図３に示す例においても、図２を参照しながら上述したシーケンスと同様、まず、インターフェイスモジュール−ＬＳＩ１４ＡがＲＥＱ６４信号をアサートすることにより、インターフェイスモジュール−ＬＳＩ１４Ａからファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０に対し、６４ビット転送モードによる接続設定要求が伝えられる（矢印Ａ４１参照）。
この後、上述のような動作タイミングの変動等の異常発生によって、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からのＡＣＫ６４信号がアサートされない、もしくは、ＡＣＫ６４信号がアサートされているがそのアサート状態がインターフェイスモジュール−ＬＳＩ１４Ａに伝達されていないといった状況が生じると（矢印Ａ４２参照）、インターフェイスモジュール−ＬＳＩ１４Ａ側では、ＡＣＫ６４信号が未アサートのままとなる。
このようにＡＣＫ６４信号が未アサート状態のままの場合、本実施形態のインターフェイスモジュール−ＬＳＩ１４Ａの判定手段１４１では、基本モードである６４ビット転送モードとモード設定シーケンスによって設定されたモードとが不一致であると判定され、インターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２によって、転送モード異常として３２ビット転送モードによる非効率転送状態が発生したものと判断され、ＰＣＩバス１７およびチップセット１２を介してＣＰＵ１１Ａに対するエラー通知が行なわれる（矢印Ａ４３参照）。
そして、ＣＰＵ１１Ａにおいてインターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２からのエラー通知を受けると、制御手段１１１によって、インターフェイスモジュール−ＬＳＩ１４Ａにモード設定シーケンスを再度実行させるように、チップセット１２およびＰＣＩバス１７を介してインターフェイスモジュール−ＬＳＩ１４Ａに対する再実行依頼が行なわれる（矢印Ａ４４参照）。
この再実行依頼に応じて、再び、インターフェイスモジュール−ＬＳＩ１４ＡがＲＥＱ６４信号をアサートすることにより、インターフェイスモジュール−ＬＳＩ１４Ａからファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０に対し、６４ビット転送モードによる接続設定要求が伝えられる（矢印Ａ４５参照）。
これに応じて、３２ビット転送モードから６４ビット転送モードへの復旧が行なわれ、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からのＡＣＫ６４信号がアサートされると（矢印Ａ４６参照）、インターフェイスモジュール−ＬＳＩ１４Ａの判定手段１４１では、基本モードである６４ビット転送モードとモード設定シーケンスによって設定されたモードとが一致したものと判定される。
これに応じて、３２ビット転送モードから６４ビット転送モードへの復旧が行なわれ、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からのＡＣＫ６４信号がアサートされると（矢印Ａ４６参照）、インターフェイスモジュール−ＬＳＩ１４Ａの判定手段１４１では、基本モードである６４ビット転送モードとモード設定シーケンスによって設定されたモードとが一致したものと判定される。
これにより、インターフェイスモジュール−ＬＳＩ１４Ａとファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０との間では、ＰＣＩバス１８，５１，５２を介して６４ビット転送モードでのデータ転送が開始されることになる（矢印Ａ４７参照）。
上記再実行依頼（矢印Ａ４４参照）に応じて６４ビット転送モードによる接続設定要求を行なっても、３２ビット転送モードから６４ビット転送モードへ復旧されず、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からのＡＣＫ６４信号が未アサートのままである場合には、インターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２によって、故障が発生したものと判断され、ＰＣＩバス１７およびチップセット１２を介してＣＰＵ１１Ａに対する故障通知が行なわれ、ＣＰＵ１１Ａは、その故障に応じた対処（処理の中断，外部（オペレータ等）への故障通知）を実行することになる。
上記再実行依頼（矢印Ａ４４参照）に応じて６４ビット転送モードによる接続設定要求を行なっても、３２ビット転送モードから６４ビット転送モードへ復旧されず、ファイバチャネルチップ１６もしくはＰＣＩブリッジモジュール４０からのＡＣＫ６４信号が未アサートのままである場合には、インターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２によって、故障が発生したものと判断され、ＰＣＩバス１７およびチップセット１２を介してＣＰＵ１１Ａに対する故障通知が行なわれ、ＣＰＵ１１Ａは、その故障に応じた対処（処理の中断，外部（オペレータ等）への故障通知）を実行することになる。
このように、本発明の一実施形態としてのストレージ制御装置３Ａおよびインターフェイスモジュール１０Ａ，２０Ａによれば、基本モードである６４ビット転送モードとリセット時やデータ転送開始時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致が判定手段１４１によって判定され、不一致判定がなされた場合には転送モード異常が発生したものと判断されてＣＰＵ１１Ａに対するのエラー通知が行なわれる。
従って、そのエラー通知に応じてＣＰＵ１１Ａは制御手段１１１の機能等を用いて例えば３２ビット転送モードによる非効率的なデータ転送状態などの転送モード異常を確実に解消することができ、ストレージ制御装置３Ａの処理性能の低下を確実に抑止することができる。
〔２〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
〔２〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、本発明をストレージ制御装置や同装置用インターフェイスモジュールに適用した場合について説明したが、本発明は、これに限定されるものではなく、ＰＣＩバス等のインターフェイスバスを介して２種類以上のモードで相互にデータ転送可能に接続された２以上のモジュールによって構成された装置であれば、上述した実施形態と同様に適用され、上述した実施形態と同様の作用効果を得ることができる。
また、上述した実施形態では、ファイバチャネルチップ１６とインターフェイスモジュール−ＬＳＩ１４との間やインターフェイスモジュール−ＬＳＩ１４とＰＣＩブリッジモジュール４０との間の転送モード異常を検出する場合について説明したが、本発明は、これに限定されるものではなく、管理モジュール３０とＰＣＩブリッジモジュール４０との間の転送モード異常を検出する場合にも、上述した実施形態と同様に適用される。その場合、管理モジュール３０あるいはＰＣＩブリッジモジュール４０に、上述した判定手段１４１，通知手段１４２，制御手段１１１としての機能をもたせることにより、上述した実施形態と同様の作用効果を得ることができる。
さらに、上述した実施形態では、２種類異常のモードが６４ビットＰＣＩバスによる３２ビット転送モードおよび６４ビット転送モードである場合や、転送モード異常として３２ビット転送による非効率転送状態を検出する場合について説明したが、本発明は、このようなモードや転送モード異常に限定されるものではない。
また、上述した実施形態では、インターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２が、エラー通知や故障通知をＣＰＵ１１Ａに対して行なうように構成されているが、外部（オペレータ等）へ通知するように構成してもよい。この場合、エラー通知や故障通知を受けたオペレータ等が、３２ビット転送モードから６４ビット転送モードへの復旧作業や、故障の復旧作業を行なうことになる。
また、上述した実施形態では、インターフェイスモジュール−ＬＳＩ１４Ａの通知手段１４２が、エラー通知や故障通知をＣＰＵ１１Ａに対して行なうように構成されているが、外部（オペレータ等）へ通知するように構成してもよい。この場合、エラー通知や故障通知を受けたオペレータ等が、３２ビット転送モードから６４ビット転送モードへの復旧作業や、故障の復旧作業を行なうことになる。
さらに、上述した実施形態では、サーバ４とストレージ制御装置３Ａとの間のインターフェイスがファイバチャネルインターフェイスである場合について説明したが、本発明は、これに限定されるものではない。
〔３〕付記
（付記１） インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続された２以上のモジュールと、
前記２種類以上のモードの中から予め定められている基本モードと、本装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に転送モード異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、転送モード異常検出機能を有する装置。
〔３〕付記
（付記１） インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続された２以上のモジュールと、
前記２種類以上のモードの中から予め定められている基本モードと、本装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に転送モード異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、転送モード異常検出機能を有する装置。
（付記２） 該通知手段からの前記エラー通知を受け、前記モード設定シーケンスを再度実行させる制御手段をさらにそなえて構成されていることを特徴とする、付記１記載の転送モード異常検出機能を有する装置。
（付記３） 該制御手段により前記モード設定シーケンスを再度実行させた後に該判定手段により再度不一致判定がなされた場合には、該通知手段が、故障が発生したものと判断して故障通知を行なうことを特徴とする、付記２記載の転送モード異常検出機能を有する装置。
（付記３） 該制御手段により前記モード設定シーケンスを再度実行させた後に該判定手段により再度不一致判定がなされた場合には、該通知手段が、故障が発生したものと判断して故障通知を行なうことを特徴とする、付記２記載の転送モード異常検出機能を有する装置。
（付記４） 該判定手段が、前記モード設定シーケンスの実行時に前記基本モードに対応する確認信号が有効な状態にならない場合に不一致判定を行なうことを特徴とする、付記１〜付記３のいずれか一項に記載の転送モード異常検出機能を有する装置。
（付記５） 該インターフェイスバスがＰＣＩ（Peripheral Component Interconnect）バスであることを特徴とする、付記１〜付記４のいずれか一項に記載の転送モード異常検出機能を有する装置。
（付記５） 該インターフェイスバスがＰＣＩ（Peripheral Component Interconnect）バスであることを特徴とする、付記１〜付記４のいずれか一項に記載の転送モード異常検出機能を有する装置。
（付記６） 該インターフェイスバスが６４ビットＰＣＩバスで、前記２種類以上のモードが６４ビット転送モードおよび３２ビット転送モードで、前記基本モードが前記６４ビット転送モードであり、
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、付記５記載の転送モード異常検出機能を有する装置。
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、付記５記載の転送モード異常検出機能を有する装置。
（付記７） ディスク装置とホストとの間にそなえられ該ホストの該ディスク装置に対するアクセスを制御するストレージ制御装置であって、
該ディスク装置とのインターフェイスを制御するディスクインターフェイスモジュールと、
該ホストとのインターフェイスを制御するホストインターフェイスモジュールと、
本装置全体を統括的に管理する管理モジュールと、
インターフェイスバスを介して該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールをそれぞれ接続されこれらの該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールの相互間をデータ転送可能に接続するブリッジモジュールとをそなえ、
該ディスクインターフェイスモジュール，該ホストインターフェイスモジュール，該管理モジュールおよび該ブリッジモジュールが、２種類以上のモードで相互にデータ転送可能に接続されるとともに、
前記２種類以上のモードの中から予め定められている基本モードと、本ストレージ制御装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、ストレージ制御装置。
該ディスク装置とのインターフェイスを制御するディスクインターフェイスモジュールと、
該ホストとのインターフェイスを制御するホストインターフェイスモジュールと、
本装置全体を統括的に管理する管理モジュールと、
インターフェイスバスを介して該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールをそれぞれ接続されこれらの該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールの相互間をデータ転送可能に接続するブリッジモジュールとをそなえ、
該ディスクインターフェイスモジュール，該ホストインターフェイスモジュール，該管理モジュールおよび該ブリッジモジュールが、２種類以上のモードで相互にデータ転送可能に接続されるとともに、
前記２種類以上のモードの中から予め定められている基本モードと、本ストレージ制御装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、ストレージ制御装置。
（付記８） 該通知手段からの前記エラー通知を受け、前記モード設定シーケンスを再度実行させる制御手段をさらにそなえて構成されていることを特徴とする、付記７記載のストレージ制御装置。
（付記９） 該制御手段により前記モード設定シーケンスを再度実行させた後に該判定手段により再度不一致判定がなされた場合には、該通知手段が、故障が発生したものと判断して故障通知を行なうことを特徴とする、付記８記載のストレージ制御装置。
（付記９） 該制御手段により前記モード設定シーケンスを再度実行させた後に該判定手段により再度不一致判定がなされた場合には、該通知手段が、故障が発生したものと判断して故障通知を行なうことを特徴とする、付記８記載のストレージ制御装置。
（付記１０） 該判定手段が、前記モード設定シーケンスの実行時に前記基本モードに対応する確認信号が有効な状態にならない場合に不一致判定を行なうことを特徴とする、付記７〜付記９のいずれか一項に記載のストレージ制御装置。
（付記１１） 該インターフェイスバスがＰＣＩ（Peripheral Component Interconnect）バスであることを特徴とする、付記７〜付記１０のいずれか一項に記載のストレージ制御装置。
（付記１１） 該インターフェイスバスがＰＣＩ（Peripheral Component Interconnect）バスであることを特徴とする、付記７〜付記１０のいずれか一項に記載のストレージ制御装置。
（付記１２） 該インターフェイスバスが６４ビットＰＣＩバスで、前記２種類以上のモードが６４ビット転送モードおよび３２ビット転送モードで、前記基本モードが前記６４ビット転送モードであり、
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、付記１１記載のストレージ制御装置。
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、付記１１記載のストレージ制御装置。
（付記１３） ディスク装置とホストとの間にそなえられ該ホストの該ディスク装置に対するアクセスを制御するストレージ制御装置であって、該ディスク装置もしくは該ホストとのインターフェイスを制御するインターフェイスモジュールと、本ストレージ制御装置全体を統括的に管理する管理モジュールと、該インターフェイスモジュールおよび該管理モジュールの相互間をデータ転送可能に接続するブリッジモジュールとをそなえて構成されたストレージ制御装置において用いられる上記インターフェイスモジュールであって、
本インターフェイスモジュールと該ディスク装置もしくは該ホストとの間のデータ転送を制御する第１転送処理部と、
本インターフェイスモジュールと該ブリッジモジュールとの間のデータ転送を制御する第２転送処理部とをそなえ、
これら２つの転送処理部が、インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続されるとともに、
前記２種類以上のモードの中から予め定められている基本モードと、本インターフェイスモジュールのリセット時もしくは該２つの転送処理部間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、ストレージ制御装置用インターフェイスモジュール。
本インターフェイスモジュールと該ディスク装置もしくは該ホストとの間のデータ転送を制御する第１転送処理部と、
本インターフェイスモジュールと該ブリッジモジュールとの間のデータ転送を制御する第２転送処理部とをそなえ、
これら２つの転送処理部が、インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続されるとともに、
前記２種類以上のモードの中から予め定められている基本モードと、本インターフェイスモジュールのリセット時もしくは該２つの転送処理部間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、ストレージ制御装置用インターフェイスモジュール。
（付記１４） 該通知手段からの前記エラー通知を受け、前記モード設定シーケンスを再度実行させる制御手段をさらにそなえて構成されていることを特徴とする、付記１３記載のストレージ制御装置用インターフェイスモジュール。
（付記１５） 該制御手段により前記モード設定シーケンスを再度実行させた後に該判定手段により再度不一致判定がなされた場合には、該通知手段が、故障が発生したものと判断して故障通知を行なうことを特徴とする、付記１４記載のストレージ制御装置用インターフェイスモジュール。
（付記１５） 該制御手段により前記モード設定シーケンスを再度実行させた後に該判定手段により再度不一致判定がなされた場合には、該通知手段が、故障が発生したものと判断して故障通知を行なうことを特徴とする、付記１４記載のストレージ制御装置用インターフェイスモジュール。
（付記１６） 該判定手段が、前記モード設定シーケンスの実行時に前記基本モードに対応する確認信号が有効な状態にならない場合に不一致判定を行なうことを特徴とする、付記１３〜付記１５のいずれか一項に記載のストレージ制御装置用インターフェイスモジュール。
（付記１７） 該インターフェイスバスがＰＣＩ（Peripheral Component Interconnect）バスであることを特徴とする、付記１３〜付記１６のいずれか一項に記載のストレージ制御装置用インターフェイスモジュール。
（付記１７） 該インターフェイスバスがＰＣＩ（Peripheral Component Interconnect）バスであることを特徴とする、付記１３〜付記１６のいずれか一項に記載のストレージ制御装置用インターフェイスモジュール。
（付記１８） 該インターフェイスバスが６４ビットＰＣＩバスで、前記２種類以上のモードが６４ビット転送モードおよび３２ビット転送モードで、前記基本モードが前記６４ビット転送モードであり、
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、付記１７記載のストレージ制御装置用インターフェイスモジュール。
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、付記１７記載のストレージ制御装置用インターフェイスモジュール。
以上のように、本発明によれば、転送モード異常が検出されてエラー通知が行なわれるので、そのエラー通知に応じて、例えば３２ビット転送モードによる非効率的なデータ転送状態などの転送モード異常を確実に解消でき、システムの処理性能の低下を確実に抑止することができる。
従って、本発明は、例えばホストの物理デバイス（磁気ディスク装置等）に対するアクセスを制御するストレージ制御装置や同装置用インターフェイスモジュールに用いて好適であり、その有用性は極めて高いものと考えられる。
従って、本発明は、例えばホストの物理デバイス（磁気ディスク装置等）に対するアクセスを制御するストレージ制御装置や同装置用インターフェイスモジュールに用いて好適であり、その有用性は極めて高いものと考えられる。
１Ａ ストレージ装置
２ ディスクエンクロージャ
２ａ ディスクユニット（ディスク装置，物理デバイス）
３Ａ ストレージ制御装置
４ サーバ（ホスト）
１０Ａ ディスクインターフェイスモジュール（モジュール）
１１Ａ ＣＰＵ
１１１ 制御手段
１２ チップセット
１３ メモリ
１４Ａ インターフェイスモジュール−ＬＳＩ（第２転送処理部，モジュール）
１４１ 判定手段
１４２ 通知手段
１５ データバッファ
１６ ファイバチャネルチップ（第１転送処理部，モジュール）
１７，１８ ＰＣＩバス（インターフェイスバス）
２０Ａ ホストインターフェイスモジュール（モジュール）
３０ 管理モジュール（モジュール）
４０ ＰＣＩブリッジモジュール（ブリッジモジュール）
５０ ファイバチャネルインターフェイスバス
５１，５２，５３ ＰＣＩバス（インターフェイスバス）
５４ ディスクインターフェイスバス
２ ディスクエンクロージャ
２ａ ディスクユニット（ディスク装置，物理デバイス）
３Ａ ストレージ制御装置
４ サーバ（ホスト）
１０Ａ ディスクインターフェイスモジュール（モジュール）
１１Ａ ＣＰＵ
１１１ 制御手段
１２ チップセット
１３ メモリ
１４Ａ インターフェイスモジュール−ＬＳＩ（第２転送処理部，モジュール）
１４１ 判定手段
１４２ 通知手段
１５ データバッファ
１６ ファイバチャネルチップ（第１転送処理部，モジュール）
１７，１８ ＰＣＩバス（インターフェイスバス）
２０Ａ ホストインターフェイスモジュール（モジュール）
３０ 管理モジュール（モジュール）
４０ ＰＣＩブリッジモジュール（ブリッジモジュール）
５０ ファイバチャネルインターフェイスバス
５１，５２，５３ ＰＣＩバス（インターフェイスバス）
５４ ディスクインターフェイスバス
Claims (5)
- インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続された２以上のモジュールと、
前記２種類以上のモードの中から予め定められている基本モードと、本装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に転送モード異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、転送モード異常検出機能を有する装置。 - 該インターフェイスバスが６４ビットＰＣＩ（Peripheral Component Interconnect）バスで、前記２種類以上のモードが６４ビット転送モードおよび３２ビット転送モードで、前記基本モードが前記６４ビット転送モードであり、
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、請求項１記載の転送モード異常検出機能を有する装置。 - ディスク装置とホストとの間にそなえられ該ホストの該ディスク装置に対するアクセスを制御するストレージ制御装置であって、
該ディスク装置とのインターフェイスを制御するディスクインターフェイスモジュールと、
該ホストとのインターフェイスを制御するホストインターフェイスモジュールと、
本装置全体を統括的に管理する管理モジュールと、
インターフェイスバスを介して該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールをそれぞれ接続されこれらの該ディスクインターフェイスモジュール，該ホストインターフェイスモジュールおよび該管理モジュールの相互間をデータ転送可能に接続するブリッジモジュールとをそなえ、
該ディスクインターフェイスモジュール，該ホストインターフェイスモジュール，該管理モジュールおよび該ブリッジモジュールが、２種類以上のモードで相互にデータ転送可能に接続されるとともに、
前記２種類以上のモードの中から予め定められている基本モードと、本ストレージ制御装置のリセット時もしくは該モジュール間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、ストレージ制御装置。 - ディスク装置とホストとの間にそなえられ該ホストの該ディスク装置に対するアクセスを制御するストレージ制御装置であって、該ディスク装置もしくは該ホストとのインターフェイスを制御するインターフェイスモジュールと、本ストレージ制御装置全体を統括的に管理する管理モジュールと、該インターフェイスモジュールおよび該管理モジュールの相互間をデータ転送可能に接続するブリッジモジュールとをそなえて構成されたストレージ制御装置において用いられる上記インターフェイスモジュールであって、
本インターフェイスモジュールと該ディスク装置もしくは該ホストとの間のデータ転送を制御する第１転送処理部と、
本インターフェイスモジュールと該ブリッジモジュールとの間のデータ転送を制御する第２転送処理部とをそなえ、
これら２つの転送処理部が、インターフェイスバスを介し２種類以上のモードで相互にデータ転送可能に接続されるとともに、
前記２種類以上のモードの中から予め定められている基本モードと、本インターフェイスモジュールのリセット時もしくは該２つの転送処理部間のデータ転送時に実行されるモード設定シーケンスによって設定されたモードとの一致／不一致を判定する判定手段と、
該判定手段により不一致判定がなされた場合に異常が発生したものと判断してエラー通知を行なう通知手段とをそなえて構成されていることを特徴とする、ストレージ制御装置用インターフェイスモジュール。 - 該インターフェイスバスが６４ビットＰＣＩ（Peripheral Component Interconnect）バスで、前記２種類以上のモードが６４ビット転送モードおよび３２ビット転送モードで、前記基本モードが前記６４ビット転送モードであり、
該通知手段が、該判定手段により不一致判定がなされた場合、前記転送モード異常として非効率転送状態が発生したものと判断してエラー通知を行なうことを特徴とする、請求項４記載のストレージ制御装置用インターフェイスモジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003298204A JP2005070993A (ja) | 2003-08-22 | 2003-08-22 | 転送モード異常検出機能を有する装置並びにストレージ制御装置および同装置用インターフェイスモジュール |
| US10/781,657 US7343522B2 (en) | 2003-08-22 | 2004-02-20 | Apparatus having a transfer mode abnormality detecting function, storage controlling apparatus, and interface module for the storage controlling apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003298204A JP2005070993A (ja) | 2003-08-22 | 2003-08-22 | 転送モード異常検出機能を有する装置並びにストレージ制御装置および同装置用インターフェイスモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005070993A true JP2005070993A (ja) | 2005-03-17 |
Family
ID=34191199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003298204A Pending JP2005070993A (ja) | 2003-08-22 | 2003-08-22 | 転送モード異常検出機能を有する装置並びにストレージ制御装置および同装置用インターフェイスモジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7343522B2 (ja) |
| JP (1) | JP2005070993A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7788420B2 (en) * | 2005-09-22 | 2010-08-31 | Lsi Corporation | Address buffer mode switching for varying request sizes |
| JP2007188428A (ja) * | 2006-01-16 | 2007-07-26 | Fuji Xerox Co Ltd | 半導体ストレージ装置およびストレージシステム |
| US8310936B2 (en) * | 2008-07-23 | 2012-11-13 | International Business Machines Corporation | Link services in a communication network |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196353A (ja) | 1985-02-27 | 1986-08-30 | Hitachi Ltd | 多重化バス制御方式 |
| US4959847A (en) * | 1989-04-05 | 1990-09-25 | Ultratec, Inc. | Telecommunications device with automatic code detection and switching |
| US5457694A (en) * | 1993-06-25 | 1995-10-10 | Smith; Dale J. | Method and apparatus for analyzing the ATA (IDE) interface |
| JPH0798675A (ja) | 1993-09-29 | 1995-04-11 | Shikoku Nippon Denki Software Kk | バス拡張制御装置のエラー処理方式 |
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| US6018810A (en) * | 1997-12-12 | 2000-01-25 | Compaq Computer Corporation | Fault-tolerant interconnection means in a computer system |
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| US6954712B2 (en) * | 2003-04-01 | 2005-10-11 | International Business Machines Corporation | Multi-mode SCSI diagnostic tool, system, and method |
| US7219220B2 (en) * | 2004-05-21 | 2007-05-15 | Intel Corporation | Methods and apparatuses for resetting the physical layers of two agents interconnected through a link-based interconnection |
-
2003
- 2003-08-22 JP JP2003298204A patent/JP2005070993A/ja active Pending
-
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- 2004-02-20 US US10/781,657 patent/US7343522B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US7343522B2 (en) | 2008-03-11 |
| US20050044290A1 (en) | 2005-02-24 |
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