KR100640037B1

KR100640037B1 - 파일 제어 시스템 및 파일 제어 장치

Info

Publication number: KR100640037B1
Application number: KR1020050046729A
Authority: KR
Inventors: 유지 하나오카; 도시유키 요시다; 유이치 오가와; 테루마사 하네다; 카즈노리 마스야마
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-02-18
Filing date: 2005-06-01
Publication date: 2006-10-31
Also published as: JP2006227953A; CN100405309C; KR20060092803A; US7624324B2; US20060190772A1; JP4391954B2; CN1821970A

Abstract

본 발명은 파일 제어 장치에 있어서 테이터 부정합을 미연에 회피할 수 있는 신뢰성이 높은 파일 제어 시스템을 제공하는 것을 목적으로 한다.

각각이 호스트 컴퓨터 및 외부 기억 장치에 접속되고, 상기 호스트 컴퓨터의 명령에 따라서 상기 외부 기억 장치에 데이터 기록 및 판독을 제어하는 복수의 파일 제어 장치를 구비한 DMA 전송을 행하는 파일 제어 시스템으로서, 제1 파일 제어 장치(2a) 및 제2 파일 제어 장치(2b)는 각각 메모리(5a, 5b), MCH(Memory Controller Hub)(6a, 6b), CPU(7a, 7b)와 보수 모듈(8a, 8b) 그리고 DMA 컨트롤러(9A, 9B)를 구비한다.

Description

파일 제어 시스템 및 파일 제어 장치{FILE CONTROL SYSTEM AND FILE CONTROL DEVICE}

도 1은 본 발명의 일 실시예에 있어서 파일 제어 시스템 구성도.

도 2는 PCI-Express를 이용한 일반적인 장치 형태를 도시한 도면.

도 3은 본 발명의 일 실시예에 있어서의 파일 제어 시스템의 전체 처리 시 퀀스도.

<도면의 주요부분에 대한 부호의 설명>

1: 파일 제어 시스템

2a: 제1 파일 제어 장치

2b: 제2 파일 제어 장치

2c, 2d: 파일 제어 장치

3: 라우터

4a, 4b: 디바이스 컨트롤러

5a, 5b: 메모리

6a, 6b: MCH

7a, 7b: CPU

8a, 8b: 보수 모듈

9a, 9b: DMA 컨트롤러

10a, 10b: 브릿지칩

11a, 11b: 외부 기억 장치

12a, 12b: 호스트 컴퓨터

13: 백-플레인

14: 스위치

15: CPU

16: 메모리

17: Root Complex

18: 스위치

19: 종단점 (endpoint)

본 발명은 복수의 파일 제어 장치가 접속됨으로써 구성되는 파일 제어 시스템 및 장치에 관한 것이며, 더욱 자세히는 파일 제어 시스템 내에 있어서 파일 제어 장치끼리의 데이터 전송 중 정정 불가능한 에러가 발생한 경우에 데이터의 부 정합을 방지하고, 신뢰성이 높은 파일 제어를 행하기 위한 기술에 관한 것이다.

호스트 컴퓨터와 외부 기억 장치와의 데이터 전송을 고속이면서 원활하게 행하기 위해 호스트 컴퓨터와 데이터를 기억하기 위한 대용량 외부 기억 장치 사이 에, 상기 호스트 컴퓨터의 명령에 따라서 상기 외부 기억 장치에 대한 데이터 기록 및 판독을 제어하는 파일 제어 장치를 마련하는 기술이 알려져 있다. 파일 제어 장치 내에는 메모리가 내장되어 있으며, 호스트 컴퓨터가 처리를 행할 때마다 데이터의 일부분을 캐싱(caching)함으로써, 주기억 장치와 외부 기억 장치 사이의 액세스 시간의 갭을 없애는 연구가 이루어지고 있다. 또한, 복수의 파일 제어 장치를 접속함으로써, 보다 신뢰성이 높은 파일 제어 시스템 등도 고안되고 있다.

상기 파일 제어 장치 및 파일 제어 시스템은 외부 기억 장치에 데이터 기록 및 판독시에 동작 에러가 발생한 경우에 자체요소의 동작을 정지하고, 메모리의 부정합이 발생한 경우는 부정합을 복구함으로써, 데이터의 정합성을 유지하도록 하고 있다(예컨대, 특허 문헌 1).

특허 문헌 1에는 호스트 컴퓨터와 정보 기록 디스크 장치 사이에 접속된 디스크 장치를 제어하는 제어 장치에 있어서, 에러 정정 회로나 DMA 컨트롤러 등으로 데이터 수 에러나 대조 에러 등의 동작 에러가 발생한 경우, 가급적 조속히 자체요소의 동작을 정지할 수 있는 제어 장치가 개시되어 있다.

[특허 문헌 1] 일본 특허 공개 평 3-172920호 공보 「정보 기록 디스크 장치의 제어 장치」

특허 문헌 1에 나타낸 바와 같은 종래의 제어 장치에서는 자체요소 내에서 데이터 수 에러나 대조 에러, 오류 정정 불능 에러 등의 동작 에러가 발생한 경우, 가급적 조속히 동작 이상 신호, 동작 에러 발생 신호, 자체동작 정지 신호를 순서 대로 송신하고, 각 요소가 자체동작을 정지한다. 이 때문에 비교적 빠른 시간에 동작을 중지하는 것이 가능하다.

그러나, 복수의 파일 제어 장치가 접속되고, 복수의 파일 제어 장치끼리가 각각이 갖는 메모리를 사용하여 데이터를 전송(판독/기록)하는 구성에 있어서는 송신측 파일 제어 장치의 데이터 판독시에 정정 불가능한 에러가 발생한 경우, 데이터 수신측의 파일 제어 장치에 통지하는 수단이 없으며, 에러 검출시에는 자장치의 동작을 정지함으로써 대응할 수밖에 없다. 자체장치의 동작 정지 후, 자동으로 재기동하는 기능 등을 추가한 경우에도 자체동작 정지 타이밍에 의해서는 그 에러 데이터가 수신측 파일 제어 장치로 전파해 버릴 가능성이 있다. 그 때, 송신측 파일 제어 장치에서는 에러 데이터를 사용하여 에러 검출 코드(CRC, ECC, 패리티 등)를 생성하고, 수신측 파일 제어 장치에 데이터를 송신한다. 수신측 파일 제어 장치에서는 이 에러 검출 코드를 바탕으로 판정을 행하기 위해 에러 데이터로서 인식되지 않고, 잘못된 데이터 기록을 행하게 된다. 이것에 의해, 수신측 파일 제어 장치의 메모리 상에서 데이터 오류가 발생한다. 특히, 제어 정보나 어드레스의 데이터 오류가 발생한 경우, 어떤 장치의 고장이 다른 장치에까지 영향을 미칠 우려가 있다는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위해 이루어진 것이며, 외부 기억 장치의 데이터를 제어하기 위한, 복수의 파일 제어 장치를 포함하는 파일 제어 시스템에 있어서, 송신측 파일 제어 장치에서 발생한 에러 데이터가 수신측 파일 제어 장치에 전파하는 것을 방지함으로써, 데이터의 부정합을 미연에 회피할 수 있는 신뢰성 이 높은 파일 제어 시스템의 제공을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 일 실시예에 있어서 파일 제어 시스템은 각각이 호스트 컴퓨터와 외부 기억 장치 사이에 마련되고, 상기 호스트 컴퓨터의 명령에 따라서 상기 외부 기억 장치에 데이터 기록 및 판독을 제어하는 복수의 파일 제어 장치를 구비한 DMA 전송을 하는 파일 제어 시스템으로서, 상기 복수의 파일 제어 장치 중 제1 파일 제어 장치는 상기 외부 기억 장치의 데이터를 유지하는 메모리와, 상기 메모리에 기억되어 있는 데이터를 상기 복수의 파일 제어 장치 중 제2 파일 제어 장치로 DMA 전송하는 DMA 수단과, 상기 DMA 수단에 송신하는 데이터를 체크하고, 정정 불가능한 에러를 검출하는 에러 검출 수단과, 상기 DMA 수단에 의한 데이터 송신시, 정정 불가능한 에러가 검출된 경우에 그 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경하는 데이터 변경 수단을 구비하고, 상기 제2 파일 제어 장치는 상기 제1 파일 제어 장치에서 DMA 전송된 데이터를 유지하는 메모리와, 상기 제1 파일 제어 장치에서 수신한 데이터에 대해서 상기 에러 검출 코드에 관련된 체크를 행하는 데이터 체크 수단과, 상기 제1 파일 제어 장치에서 송신된 데이터를 수신하고 상기 데이터 체크 수단에 의해 에러가 검출된 경우, 수신 데이터를 파기하고 상기 제1 파일 제어 장치에 데이터 재송신을 요구하는 데이터 처리 수단을 구비한다.

제1 파일 제어 장치에 있어서 에러가 검출되면, 데이터 변경 수단에 의해 데이터 또는 그 데이터에 부여된 에러 검출 코드가 변경된 후에 그 데이터가 제2 파 일 제어 장치에 보내진다. 그리고, 제2 파일 제어 장치에 있어서는 제1 파일 제어 장치에서 데이터 또는 에러 검출 코드가 변경된 데이터를 수신하면, 데이터 체크 수단에 의해 에러가 검출되기 때문에 그 수신 데이터를 메모리에 기록하는 일없이 파기한다.

상기 복수의 파일 제어 장치 사이는 직렬 인터페이스에 의해 접속되어 있는 것이 바람직하며, 상기 제1 파일 제어 장치는 상기 에러 검출 수단이 정정 불가능한 에러를 검출한 경우에 상기 DMA 수단에 에러를 통지하기 위한 에러 통지 수단을 더욱 구비하는 것이 바람직하다.

바람직하게는 상기 제1 파일 제어 장치와 상기 제2 파일 제어 장치가 데이터 전송 중에 상기 제1 파일 제어 장치의 상기 에러 검출 수단이 정정 불가능한 에러를 검출한 경우, 상기 에러 검출 수단이 상기 에러 통지 수단에 에러 인터럽트 신호를 송신하고, 상기 에러 인터럽트 신호를 수신한 상기 에러 통지 수단이 상기 DMA 수단에 에러 통지 신호를 송신하도록 한다.

더욱 바람직하게는 상기 제1 파일 제어 장치와 상기 제2 파일 제어 장치가 데이터 전송 중에 상기 제1 파일 제어 장치의 상기 DMA 수단이 상기 에러 통지 신호를 수신한 경우, 상기 에러 통지 신호 수신 이후, 상기 DMA 수단이 데이터 송신을 중지하도록 한다.

바람직하게는 상기 제1 파일 제어 장치의 상기 데이터 변경 수단이 상기 데이터 또는 그 데이터에 부여된 에러 검출 코드의 각 비트를 반전시킴으로써, 상기 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경시키고, 상기 정정 불가능 한 에러가 복수 비트 에러인 것이 바람직하다.

또한, 상기 파일 제어 시스템이 RAID를 구성하는 것이 바람직하며, 상기 제1 파일 제어 장치의 메모리가 캐시 메모리로서 사용되는 것이 바람직하다.

이하, 본 발명의 실시예에 따른 파일 제어 시스템에 대해서, 도면을 참조하면서 설명한다. 또한, 본 명세서에 있어서, 컴퓨터 내에서 데이터나 프로그램을 기억하는 하드디스크나 플렉시블디스크, MO, CD-R, 자기 테이프 등의 장치를 외부 기억 장치로 기술한다. 또한, 본 발명의 파일 제어 시스템의 구성으로서는 복수의 파일 제어 장치가 직렬 인터페이스에 의해 접속되고, CRC를 사용하여 오류를 검출하는 시스템으로 한다. 본 실시예에 있어서, 복수의 파일 제어 장치는 라우터를 통해 접속하도록 했지만, 직접 접속하는 형태로서도 좋다.

도 1은 본 발명의 일 실시예에 있어서의 파일 제어 시스템의 구성도이다. 이 도에서, 호스트 컴퓨터와 외부 기억 장치 사이에 마련되고, 상기 호스트 컴퓨터의 명령에 따라서 상기 외부 기억 장치에 데이터 기록 및 판독을 제어하는 복수의 파일 제어 장치를 구비한 DMA 전송을 하는 파일 제어 시스템이다. 복수의 파일 제어 장치는 라우터를 통해 접속되어 있다.

파일 제어 시스템(1)은 주로 파일 제어 장치(2a, 2b, 2c 및 2d), 라우터(3)에 의해 구성된다. 본 실시예에서는 데이터를 송수신하는 제1 파일 제어 장치를 2a, 제2 파일 제어 장치를 2b로 한다. 제1 파일 제어 장치는 데이터 송신측(판독측) 파일 제어 장치를 나타내고, 제2 파일 제어 장치는 데이터 수신측(기록측) 파일 제어 장치를 나타낸다. 이하, 파일 제어 장치(2c 및 2d)에 대한 기재는 생략하 지만, 파일 제어 장치(2a 또는 2b)와 동등한 기능을 구비하고 있는 것으로 한다. 파일 제어 장치(2a, 2b)에는 각각 파일 제어 장치내의 브릿지칩(10a, 10b)으로부터 디바이스 컨트롤러(4a, 4b)를 통해 외부 기억 장치(11a, 11b)가 접속되어 있다. 마찬가지로 파일 제어 장치(2a, 2b)에는 브릿지칩(10a, 10b)으로부터 각각 호스트 컴퓨터(12a 및 12b)가 접속되고, 외부 기억 장치(11a 및 11b)에 데이터 전송 등을 제어한다. 브릿지칩(1Oa, 1Ob)과 호스트 컴퓨터(12a, 12b) 사이는 파이버 채널, iSCSI 또는 OCLINK(Optical Channel LINK), FCLINK(Fibre Channel LINK) 등에 의해 접속되어 있다. 또한, 브릿지칩(10a, 10b)과 디바이스 컨트롤러(4a, 4b) 사이는 파이버 채널에 의해 접속되어 있다.

도 1에 있어서 라우터(3)에 접속되는 파일 제어 장치는 4대로 했지만, 필요에 따라서 8대까지 증설할 수 있다. 제1 파일 제어 장치(2a) 및 제2 파일 제어 장치(2b)의 내부에는 각각 메모리(5a, 5b), MCH(Memory Controller Hub)(6a, 6b), CPU(7a, 7b), 보수 모듈(8a, 8b) 및 DMA 컨트롤러(9a, 9b)를 구비한다. 메모리(5a, 5b)와 MCH(6a, 6b) 사이는 DDR(Double Data Rate)(266)에 의해 접속되어 있다. 브릿지칩(10a, 10b)과 MCH(6a, 6b) 사이, MCH(6a, 6b)와 DMA 컨트롤러(9a, 9b) 사이, DMA 컨트롤러(9a, 9b)와 라우터(3) 사이 및 라우터(3)내에서의 상승(UP)용 또는 하강(DN)용 포트와 스위치(14) 사이는 후술하는 PCI-Express 링크(x4)에 의해 접속되어 있다. 또한, 파일 제어 장치(2a, 2b)와 라우터(3) 사이는 백-플레인(13)에 의해 접속되어 있다.

또한, 본 실시예에 있어서, 제1 파일 제어 장치(2a)에 접속되는 외부 기억 장치(11a)는 2대로 하고, 미러링 기능을 갖는 RAID 구성으로 했지만, 접속되는 외부 기억 장치(11a)는 1대만으로도 좋고, 브릿지칩(10a)에 의해 접속 가능한 대수까지 늘려도 좋다. 또한, 메모리(5a, 5b)는 캐시 메모리를 사용하는 것이 가능하다.

본 실시예에 있어서, 제1 파일 제어 장치(2a)를 구비할 수 있는 각 기능에 대해서, 이하에 설명한다. MCH(6a)는 메모리(5a)에서 데이터를 판독하고, DMA 컨트롤러(9a)에 송신한다. 데이터를 수신한 DMA 컨트롤러(9a)는 그 데이터를 라우터(3)를 통해 제2 파일 제어 장치(2b)의 DMA 컨트롤러(9b)에 송신한다. 즉, MCH(6a) 및 DMA 컨트롤러(9a)는 DMA 수단으로서 동작한다.

MCH(6a)는 메모리(5a)에서 판독한 데이터에 대하여 ECC(Error-Correcting Code)를 체크하고, 정정 불가능한 에러가 검출된 경우, 그 취지를 후술하는 보수 모듈(8a)에 통지한다. 즉, MCH(6a)는 에러 검출 수단으로서 동작한다.

MCH(6a)는 정정 불가능한 에러를 검출하면, CPU(7a)에 에러 인터럽트 신호를 송신한다. 에러 인터럽트 신호를 수신한 CPU(7a)는 보수 모듈(8a)에 에러 통지 신호를 송신한다. 또한, 에러 통지 신호를 수신한 보수 모듈(8a)은 후술하는 DMA 컨트롤러(9a)에 에러 통지 신호를 송신한다. 즉, MCH(6a), 보수 모듈(8a){및 CPU(7a)}은 에러 통지 수단으로서 동작한다.

DMA 컨트롤러(9a)는 에러 통지 신호를 수신하면, 송신 요구가 이루어지고 있는 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경하고, 그 변경 후의 데이터를 DMA 전송한다. 즉, DMA 컨트롤러(9a)는 데이터 변경 수단으로서 동작한다.

또한, DMA 컨트롤러(9a)는 에러 통지 신호를 수신한 경우, 그 에러 통지 신 호 수신 이후에 수신한 데이터에 대해서 송신 요구를 무시하고, 제2 파일 제어 장치(2b)에 데이터 송신을 행하지 않도록 할 수도 있다.

다음에, 본 실시예에 있어서의 제2 파일 제어 장치(2b)가 구비하는 각 기능에 대해서 이하에 설명한다. DMA 컨트롤러(9b)는 파일 제어 장치(2a)로부터의 수신 데이터에 대해서 에러 검출 코드에 관한 체크를 한다. 즉, DMA 컨트롤러(9b)는 데이터 체크 수단으로서 동작한다.

또한, DMA 컨트롤러(9b)는 제1 파일 제어 장치(2a)로부터의 수신 데이터에 대해서 에러가 검출되지 않으면, 그 수신 데이터를 MCH(6b)에 전달한다. 이것에 의해, 이 수신 데이터는 메모리(5b)에 기록된다. 한편, 수신 데이터에 대해서 에러가 검출되면, DMA 컨트롤러(9b)는 그 데이터를 파기한다. 즉, DMA 컨트롤러(9b)는 데이터 처리 수단으로서 동작한다.

그런데, 칩 세트간 접속 및 범용 확장 I/O용 인터페이스 규격으로서, PCI-Express가 2001년에 공개되고, PCI-SIG(Peripheral Component Interconnect Special Interest Group)에 의해 사양이 책정되었다. PCI-Express는 병렬 전송 방식을 채용한 현재의 PCI를 전면적으로 치환하는 차세대 인터페이스로서 기대되는 규격이다. PCI-Express에서는 포인트·투·포인트의 직렬 전송이 채용되어 있다. 물리층은 한 방향당 2개의 신호선으로 구성되고, 양방향의 데이터 전송을 행하기 위해 최소 구성(1 bit 직렬 전송)으로 4개의 신호선을 필요로 한다. 이 최소 구성을 1 레인(x1)이라고 부르고, 필요에 따라서 2 레인(x2), 4 레인(x4), 8 레인(x8), 16 레인(x16), 32 레인(x32)의 형식으로 복수의 레인을 묶음으로써 요구되는 대역 폭의 제공이 가능해지는 구성으로 되어 있다.

도 2는 이러한 PCI-Express를 이용한 일반적인 장치 형태를 도시한 도면이다. 상기한 바와 같이 PCI-Express는 직렬 전송이 채용되고, 에러 검출 코드로서 CRC를 사용한다. 본 발명의 일 실시예는 PCI-Express의 구성을 응용하여 파일 제어 시스템을 구축한 것이지만, PCI-Express와 같이 직렬 전송을 하고 에러 검출 코드로서 CRC를 이용하는 구성이면, 본 발명을 적용할 수 있다.

도 2에 있어서, PCI-Express의 기본 구성은 CPU(15), 메모리(16), Root Complex(17), 스위치(18), 종단점(endpoint)(19)을 구비한다. Root Complex(17)는 I/O 구조에 있어서의 최상위 디바이스이며, CPU(15) 및 메모리(16) 서브 시스템을 I/O에 접속한다. 스위치(18)는 3개 이상의 PCI-Express 포트를 가지며, 포트간의 패킷 라우팅을 행한다. 상승(UP)용 포트에는 Root Complex(17)가 접속되고, 하강(DN)용 포트에는 종단점(19)이 접속된다. 종단점(19)는 Root Complex(17) 및 스위치(18)와 접속되고, 메모리(16) 서브 시스템을 I/O에 접속한다. 그리고, 모든 디바이스가 복수의 직렬 버스로 접속된 구성으로 이루어져 있다.

다음에 본 발명에 있어서의 파일 제어 장치내의 처리를 더욱 상세히 설명한다. 도 3은 본 발명의 일 실시예에 있어서의 파일 제어 시스템의 전체 처리 시퀀스도이다. 도 3에 있어서, 제1 파일 제어 장치는 데이터 송신측(판독측) 파일 제어 장치를 나타내고, 제2 파일 제어 장치는 데이터 수신측(기록측) 파일 제어 장치를 나타낸다.

최초에 통상(정정 불가능한 에러가 발생하지 않는 경우)의 데이터 전송 처리 에 대해서 설명한다. 우선, 제1 파일 제어 장치의 MCH가 도시하지 않는 메모리에서 판독한 데이터 DMA#1을 DMA 컨트롤러의 MCH측 I/F에 송신한다. MCH측 I/F가 데이터 DMA#1을 수신하면, DMA 컨트롤러의 내부 메모리에 전송하고, 메모리에 데이터 DMA# 1을 스토어한다. 데이터의 스토어가 완료되면, 메모리 제어 블록이 라우터측 I/F에 데이터 송신 요구 Req를 발행한다. 데이터 송신 요구 Req를 수신한 라우터측 I/F는 메모리 제어 블록에 데이터 송신 응답 Ack를 송신한다. 메모리 제어 블록이 응답을 수신하면, 라우터측 I/F가 메모리에 스토어된 데이터 DMA#1의 페치(fetch)를 시작한다. 데이터 DMA#1의 페치가 완료하면, 라우터측 I/F는 데이터 DMA#1을 라우터를 통해 제2 파일 제어 장치의 DMA 컨트롤러에 송신한다.

데이터 DMA#1을 수신한 제2 파일 제어 장치의 DMA 컨트롤러는 수신한 데이터 DMA#1의 에러 검출 코드(CRC)를 체크하고, 에러가 검출되지 않으면 MCH에 송신한다. MCH는 수신한 데이터 DMA#1을 메모리에 기록한다. 기록이 완료되면, 제2 파일 제어 장치의 DMA 컨트롤러에서 제1 파일 제어 장치의 DMA 컨트롤러에 데이터 송수신 완료 통보가 이루어진다. 마지막으로, 데이터 송수신 완료 통지를 수신한 제1 파일 제어 장치의 DMA 컨트롤러 내의 메모리 제어 블록이 MCH에 송수신 완료 통지를 송신하여 처리를 완료한다.

다음에, MCH가 메모리 액세스 중에 정정 불가능한 에러가 발생한 경우의 데이터 전송 처리에 대해서 설명한다. 여기서, 정정 불가능한 에러로서 검출되는 것은 예컨대 ECC에 의한 복수 비트 에러 등이다. 우선, 제1 파일 제어 장치의 MCH가 도시하지 않는 메모리에서 판독한 데이터 DMA#2(1)를 DMA 컨트롤러의 MCH측 I/F에 송신한다. 이것 이후의 DMA 컨트롤러 내에서의 처리는 상기 통상의 데이터 전송의 경우와 동일하므로 설명을 생략한다.

MCH가 메모리에서 데이터 DMA#2(1)를 판독 중에 정정 불가능한 에러의 발생을 검출한 경우, MCH는 즉시 CPU에 에러 인터럽트 신호를 송신한다. 인터럽트를 수신한 CPU는 인터럽트 시간 처리, 즉 보수 모듈에 에러 통지 신호를 송신한다. 에러 통지 신호를 수신한 보수 모듈은 DMA 컨트롤러의 라우터측 I/F에 에러 통지 신호를 송신한다.

DMA 컨트롤러의 라우터측 I/F가 메모리에서 송신 데이터 DMA#2(1)를 한창 페치하고 있을 때, 에러 통지 신호를 수신한 경우, 라우터측 I/F는 페치가 완료하고, 데이터 DMA#2(1)의 마지막에 에러 검출 코드(CRC)를 부여한 후, 그 에러 검출 코드(CRC)를 포이즈닝(poisoning)하여 데이터를 변경하고, 제2 파일 제어 장치의 DMA 컨트롤러에 변경된 데이터 DMA#2(1x)를 송신한다. 또한, 본 실시예에 있어서 「포이즈닝」이란, 데이터의 마지막에 부여되는 CRC의 각 비트를 반전시키는 처리를 말하는 것이다. 단, 본 발명은 이것에 한정되는 것이 아니라, 데이터 DMA#2의 마지막에 CRC를 부여한 후, 데이터 DMA#2(1) 임의의 일부를 변경하도록 하여도 좋다.

제2 파일 제어 장치의 DMA 컨트롤러는 수신 데이터에 대해서 CRC 체크를 실행한다. 그런데, 에러 검출 코드가 변경된 데이터 DMA#2(1x)를 수신했을 때는 이 CRC 체크에서 에러가 검출된다. 그리고, 에러가 검출되면, 그 수신 데이터를 파기함과 동시에 제1 파일 제어 장치의 라우터측 I/F에 데이터 재송 요구를 송신한다. 이 요구에 따라서, 데이터 재송 요구를 수신한 제1 파일 제어 장치의 라우터측 I/F 는 재차 에러 데이터 DMA#2(1x)를 송신한다. 본 실시예에 있어서는 데이터 재송 요구에 따른 횟수(재시도 횟수)를 3회로 하였지만, 필요에 따라서 변경하는 것이 가능하다. 최종적으로, 제2 파일 제어 장치에서 재송 오버가 되면, 에러로 인식된다. 한편, 제1 파일 제어 장치에 있어서는 제2 파일 제어 장치로부터 데이터 송수신 완료 통지가 수신되지 않기 때문에 타임-아웃이 되며, MCH에 타임-아웃 인터럽트 신호를 송신하여 에러 종료된다.

이와 같이, 실시예의 파일 제어 시스템에 있어서는 제1 파일 제어 장치(2a)에서 제2 파일 제어 장치(2b)로 데이터를 전송할 때, MCH(6a)가 그 데이터에 대해서 에러를 검출하면, 우선, CPU(7a)에 에러 인터럽트가 행하여진다. 그러면 CPU(7a)는 보수 모듈(8a)에 에러를 통지하고, 또한, 그 보수 모듈(8a)에서 DMA 컨트롤러(9a)에 에러가 통지된다. 그리고, 그 에러 통지를 수취한 DMA 컨트롤러(9a)는 송신 데이터의 CRC를 변경함으로써, 송신 데이터에 에러가 발생하고 있는 것을 제2 파일 제어 장치(2b)에 인식시킨다.

또한, 실시예의 파일 제어 장치에 있어서 MCH는 메모리를 제어하는 유닛이며, 또한, MCH와 DMA 컨트롤러 사이가 직렬 인터페이스로 접속되어 있기 때문에 MCH(6a)에서 DMA 컨트롤러(9a)로 직접적으로 에러를 통지할 수는 없다. 이 때문에 파일 제어 장치(2a)에서는 MCH(6a)에 의해 에러가 검출되면, CPU(7a), 보수 모듈(8a)을 통해 DMA 컨트롤러(9a)에 그 취지가 통지되도록 이루어져 있다.

또, 실시예의 파일 제어 장치는 데이터 전송의 고속화를 도모하기 위해 메모리에서 판독한 데이터를 가능한 한 바로 송신 목적지의 파일 제어 장치에 송신한 다. 이 때문에 MCH(6a)에 의해 에러가 검출된 경우, DMA 컨트롤러(9a)는 CPU(7a) 및 보수 모듈(8a)을 통해 에러 통지를 수취하기 전에 이미 그 에러를 포함한 데이터의 송신을 시작하고 있을 가능성이 있다. 그러나, 실시예의 순서에서는 송신 데이터의 가장 끝부분에 첨부되어 있는 CRC를 변경함으로써, 그 송신 데이터에 에러가 포함되어 있는 것을 송신 목적지의 파일 제어 장치에 인식시킨다. 따라서, MCH(6a)에 의해 에러가 검출된 때부터 DMA 컨트롤러(9a)가 에러 통지를 수신하기까지의 시간을 데이터 송신에 필요한 시간(예컨대, DMA 컨트롤러내의 메모리 기록/판독 시간, 라우터측 I/F의 송신 시간의 합)보다도 짧게 하면, 직렬 인터페이스를 채용한 시스템에 있어서, 송신 데이터가 에러를 포함하고 있다는 것을 확실하게 송신 목적지의 파일 제어 장치에 인식시킬 수 있다.

또한, 실시예의 파일 제어 장치는 송신 데이터의 에러를 검출하면, 그 데이터 송신을 정지하는 기능도 구비하고 있다. 즉, 도 3에 도시한 바와 같이, 데이터 DMA#2(1)에 연속하여 MCH를 도시하지 않는 메모리에서 판독한 데이터 DMA#2(2)를 DMA 컨트롤러의 MCH측 I/F에 송신한다. MCH측 I/F가 데이터 DMA#2(2)를 수신하면, DMA 컨트롤러의 내부 메모리에 전송하고, 메모리에 데이터 DMA#2(2)를 스토어한다. 이 때, DMA 컨트롤러는 데이터 DMA#2(1)에 대한 에러 통지를 수취하고 있다. 이 경우, 라우터측 I/F는 데이터 DMA#2(2)에 대한 메모리 제어 블록으로부터의 송신 요구 Req에 송신 응답 Ack를 송신하지 않는다. 이것에 의해, 데이터 DMA#2(2)는 송신되어 없어진다. 또한, 이 기능은 예컨대, 사이즈가 큰 데이터를 분할함으로써 데이터 DMA#2(1), #2(2)를 얻을 수 있는 경우 등에 특히 유용하다.

이상과 같이, 실시예의 파일 제어 시스템에 있어서는 제1 파일 제어 장치에서 발생한 정정 불가능한 에러를 제2 파일 제어 장치에 검출시키고, 제2 파일 제어 장치가 에러 데이터를 기록하는 것을 막을 수 있게 되며, 데이터의 부정합을 미연에 회피할 수 있는 신뢰성이 높은 파일 제어 시스템을 구축할 수 있다.

또한, 정정 불가능 에러 발생시, 제1 파일 제어 장치가 데이터의 송출을 중지할 수도 있기 때문에, 이것에 의해서도 제1 파일 제어 장치에서 발생한 에러 데이터가 제2 파일 제어 장치로 전송되는 것을 방지하는 효과가 기대된다.

(부기 1)

각각이 호스트 컴퓨터 및 외부 기억 장치에 접속되고, 상기 호스트 컴퓨터의 명령에 따라서 상기 외부 기억 장치에 대한 데이터 기록 및 판독을 제어하는 복수의 파일 제어 장치를 구비한 DMA 전송을 하는 파일 제어 시스템으로서,

상기 복수의 파일 제어 장치 중 제1 파일 제어 장치는

상기 외부 기억 장치의 데이터를 유지하는 제1 메모리와,

상기 제1 메모리에 기억되어 있는 데이터를 상기 복수의 파일 제어 장치 중 제2 파일 제어 장치로 DMA 전송하는 DMA 수단과,

상기 DMA 수단이 송신하는 데이터에 있어서 에러를 검출하는 에러 검출 수단과,

상기 DMA 수단에 의한 데이터 송신시, 에러가 검출된 경우에 그 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경하는 데이터 변경 수단을 구비하고,

상기 제2 파일 제어 장치는,

제2 메모리와,

상기 제1 파일 제어 장치로부터 수신한 데이터에 대해서, 상기 에러 검출 코드에 관련된 체크를 행하는 데이터 체크 수단과,

상기 데이터 체크 수단에 의해 에러가 검출된 경우, 상기 제1 파일 제어 장치로부터의 수신 데이터를 파기하고, 상기 데이터 체크 수단에 의해 에러가 검출되지 않은 경우, 상기 제2 메모리에 상기 수신 데이터를 저장하는 데이터 처리 수단을 구비하는 것을 특징으로 하는 파일 제어 시스템.

(부기 2)

상기 제1 파일 제어 장치는 상기 에러 검출 수단이 에러를 검출한 경우에 상기 DMA 수단에 대하여 에러 통지를 행하는 에러 통지 수단을 더 구비하는 것을 특징으로 하는 부기 1에 기재한 파일 제어 시스템.

(부기 3)

상기 복수의 파일 제어 장치 사이가 직렬 인터페이스에 의해서 접속되어 있는 것을 특징으로 하는 부기 1에 기재한 파일 제어 시스템.

(부기 4)

상기 에러 검출 수단은 상기 에러 검출 수단이 에러를 검출한 경우, 상기 에러 통지 수단에 에러 인터럽트 신호를 송신하고,

상기 에러 인터럽트 신호를 수신한 상기 에러 통지 수단이 상기 DMA 수단에 에러 통지 신호를 송신하는 것을 특징으로 하는 부기 2에 기재한 파일 제어 시스템.

(부기 5)

상기 DMA 수단은 상기 에러 신호를 수신한 경우, 이후의 데이터 송신을 중지하는 것을 특징으로 하는 부기 2에 기재한 파일 제어 시스템.

(부기 6)

상기 데이터 변경 수단이 상기 데이터 또는 그 데이터에 부여된 에러 검출 코드의 각 비트를 반전시킴으로써 상기 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경하는 것을 특징으로 하는 파일 제어 시스템.

(부기 7)

상기 에러는 정정 불가능한 복수 비트 에러인 것을 특징으로 하는 부기 1에 기재한 파일 제어 시스템.

(부기 8)

상기 파일 제어 시스템은 RAID를 구성하는 것을 특징으로 하는 부기 1에 기재한 파일 제어 시스템.

(부기 9)

상기 제1 파일 제어 장치의 메모리가 캐시 메모리로서 사용되는 것을 특징으로 하는 부기 1에 기재한 파일 제어 시스템.

(부기 10)

각각이 호스트 컴퓨터 및 외부 기억 장치에 접속되고, 상기 호스트 컴퓨터의 명령에 따라서 상기 외부 기억 장치에 대한 데이터 기록 및 판독을 제어하는 복수의 파일 제어 장치를 구비한 DMA 전송을 하는 파일 제어 시스템에서 사용되는 파일 제어 장치로서,

상기 외부 기억 장치의 데이터를 유지하는 메모리와,

상기 메모리에 기억되어 있는 데이터를 상기 복수의 파일 제어 장치 중 다른 파일 제어 장치로 DMA 전송하는 DMA 수단과,

상기 DMA 수단에 의한 데이터 송신시에 에러가 검출된 경우에 상기 다른 파일 제어 장치에 에러를 검출시키기 위해 그 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경하는 데이터 변경 수단을 구비하는 것을 특징으로 하는 파일 제어 장치.

본 발명의 파일 제어 시스템에 의하면, 외부 기억 장치의 데이터를 제어하기 위한, 복수의 파일 제어 장치를 포함하는 파일 제어 시스템에 있어서, 데이터 송신측 파일 제어 장치에서 발생한 정정 불가능한 에러를 데이터 수신측 파일 제어 장치에 검출시키고，데이터 수신측 파일 제어 장치가 에러 데이터를 기록하는 것을 막음으로써, 데이터의 부정합을 미연에 회피할 수 있는 신뢰성이 높은 파일 제어 시스템을 구축할 수 있다. 또한, 정정 불가능 에러의 발생과 동시에 데이터 송신측파일 제어 장치가 데이터의 송출을 중지할 수도 있으며, 송신측 파일 제어 장치에서 발생한 에러 데이터가 수신측 파일 제어 장치에 전파하는 것을 방지할 수 있다.

Claims

각각이 호스트 컴퓨터 및 외부 기억 장치에 접속되고, 상기 호스트 컴퓨터의 명령에 따라서 상기 외부 기억 장치에대한 데이터 기록 및 판독을 제어하는 복수의 파일 제어 장치를 구비한 DMA 전송을 하는 파일 제어 시스템으로서,

상기 복수의 파일 제어 장치 중 제1 파일 제어 장치는

상기 외부 기억 장치의 데이터를 유지하는 제1 메모리와,

상기 제1 메모리에 기억되어 있는 데이터를 상기 복수의 파일 제어 장치 중 제2 파일 제어 장치로 DMA 전송하는 DMA 수단과,

상기 DMA 수단이 송신하는 데이터에 있어서 에러를 검출하는 에러 검출 수단과,

상기 DMA 수단에 의한 데이터 송신시, 에러가 검출된 경우에 그 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경하는 데이터 변경 수단을 구비하고,

상기 제2 파일 제어 장치는,

제2 메모리와,

상기 제1 파일 제어 장치에서 수신한 데이터에 대해서, 상기 에러 검출 코드에 관련된 체크를 하는 데이터 체크 수단과,

상기 데이터 체크 수단에 의해 에러가 검출된 경우, 상기 제1 파일 제어 장치로부터의 수신 데이터를 파기하고, 상기 데이터 체크 수단에 의해 에러가 검출되지 않은 경우, 상기 제2 메모리에 상기 수신 데이터를 저장하는 데이터 처리 수단 을 구비하는 것을 특징으로 하는 파일 제어 시스템.
제1항에 있어서, 상기 제1 파일 제어 장치는 상기 에러 검출 수단이 에러를 검출한 경우에 상기 DMA 수단에 에러를 통지하는 에러 통지 수단을 더 구비하는 것을 특징으로 하는 파일 제어 시스템.
제1항에 있어서, 상기 복수의 파일 제어 장치 사이는 직렬 인터페이스에 의해서 접속되어 있는 것을 특징으로 하는 파일 제어 시스템.
제2항에 있어서, 상기 DMA 수단은 상기 에러 신호를 수신한 경우, 이후의 데이터 송신을 중지하는 것을 특징으로 하는 파일 제어 시스템.
제1항에 있어서, 상기 데이터 변경 수단이 상기 데이터 또는 그 데이터에 부여된 에러 검출 코드의 각 비트를 반전시킴으로써, 상기 데이터 또는 그 데이터에 부여된 에러 검출 코드를 변경하는 것을 특징으로 하는 파일 제어 시스템.