JP2008041080A - 記憶制御システム、記憶制御システムの制御方法、ポートセレクタ、及びコントローラ - Google Patents
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Abstract
【解決手段】ホスト装置100からのデータの入出力要求に応答してドライブ150、160に対するデータ入出力処理を行うコントローラユニット130A、130Bと、コントローラユニット130A、130Bとドライブ150、160とをそれぞれ接続するスイッチ140A、140Bと、スイッチ140A、140Bとドライブ160との間に挿入されたポートセレクタ300とを備え、ポートセレクタ300は、MPU131の処理に基づいて生成されたコマンドを受信したときに、コマンドを構成するデータが正常であるときには、目的とするドライブ160をアクセスし、コマンドの論理不整合を検出したときには、この検出結果をスイッチ140A、140Bを介してMPU131に転送し、MPU131に対してリトライ処理を要求する。
【選択図】図5
Description
ることができる。
110 通信ネットワーク
120 ストレージシステム
130A、130B コントロールユニット
131 MPU
132 メモリ
133 FCプロトコルコントローラ
134 データコントローラ
135 キャッシュメモリ
136 SSプロトコルコントローラ
140A、140B スイッチ
150 SASドライブ
160 SATAドライブ
400 プロトコル変換コントローラ
500 制御プログラム
Claims (26)
- 複数の記憶デバイスを備えるメモリユニットと、上位装置からのデータの入出力要求に応答して前記メモリユニットに対するデータ入出力処理を行う複数のコントロールユニットと、各々のコントロールユニットと前記メモリユニットとをそれぞれ接続する複数の接続経路と、前記複数の接続経路のうちいずれかの接続経路中に挿入されてデータの入出力を制御するポートセレクタと、を備え、
前記コントロールユニットは、制御プログラムを格納するメモリと、前記データ入出力処理の全体制御を行うとともに、前記制御プログラムに基づいて前記データの入出力要求に応じたコマンドを生成するコントローラと、前記コマンドに基づいて前記メモリユニットのうち前記データ入出力要求の対象となっている記憶デバイスへアクセスするための制御を行うイニシエータと、を備え、前記ポートセレクタは、前記コマンドを受信したときに、前記コマンドの異常の有無を判定し、前記判定結果に従った処理を少なくとも前記コントローラに対して実行する記憶制御システム。 - 前記ポートセレクタは、前記コマンドに関する判定結果として、正常の判定結果を得たときには、前記接続経路を介して目的とする記憶デバイスにアクセスし、異常の判定結果を得たときには、前記異常の判定結果を前記接続経路を介して前記コントローラに転送することを特徴とする請求項1に記載の記憶制御システム。
- 前記ポートセレクタは、前記コマンドの異常の有無を判定するときに、前記コマンドの論理不整合を検出したときには、この検出結果を前記異常の判定結果として前記接続経路を介して前記コントローラに転送することを特徴とする請求項2に記載の記憶制御システ
ム。 - 前記コントローラは、前記ポートセレクタから異常の判定結果を受けたときには、前記異常の判定結果を認識して、前記コマンドを再度生成するためのリトライ処理を実行することを特徴とする請求項1に記載の記憶制御システム。
- 前記コントローラは、前記ポートセレクタから受けた前記異常の判定結果を認識したときに、前記認識結果から閉塞すべき部位を判定し、この判定結果に従って前記閉塞すべき部位を閉塞することを特徴とする請求項4に記載の記憶制御システム。
- 複数の記憶デバイスを備えるメモリユニットと、上位装置からのデータの入出力要求に応答して前記メモリユニットに対するデータ入出力処理を行う複数のコントロールユニットと、各々のコントロールユニットと前記メモリユニットとをそれぞれ接続する複数の接続経路と、を備え、
前記コントロールユニットは、制御プログラムを格納するメモリと、前記データ入出力処理の全体制御を行うとともに、前記制御プログラムに基づいて前記データの入出力要求に応じたコマンドを生成するコントローラと、前記コマンドに基づいて前記メモリユニットのうち前記データ入出力要求の対象となっている記憶デバイスへアクセスするための制御を行うイニシエータと、を備え、
前記各々のメモリユニットは、データの入出力を制御するポートセレクタを備え、前記ポートセレクタは、前記コマンドを受信したときに、前記コマンドの異常の有無を判定し、前記判定結果に従った処理を少なくとも前記コントローラに対して実行する記憶制御システム。 - 前記ポートセレクタは、前記コマンドに関する判定結果として、正常の判定結果を得たときには、目的とする記憶デバイスにアクセスし、異常の判定結果を得たときには、前記異常の判定結果を前記コントローラに転送することを特徴とする請求項6に記載の記憶制御システム。
- 前記ポートセレクタは、前記コマンドの異常の有無を判定するときに、前記コマンドの論理不整合を検出したときには、この検出結果を前記異常の判定結果として前記コントローラに転送することを特徴とする請求項7に記載の記憶制御システム。
- 前記コントローラは、前記ポートセレクタから異常の判定結果を受けたときには、前記異常の判定結果を認識して、前記コマンドを再度生成するためのリトライ処理を実行することを特徴とする請求項6に記載の記憶制御システム。
- 前記コントローラは、前記ポートセレクタから受けた前記異常の判定結果を認識したときに、前記認識結果から閉塞すべき部位を判定し、この判定結果に従って前記閉塞すべき部位を閉塞することを特徴とする請求項9に記載の記憶制御システム。
- 前記コントローラは、前記閉塞すべき部位を前記イニシエータと判定したときには、前記イニシエータを閉塞し、前記閉塞すべき部位を前記記憶デバイスと判定したときには、前記記憶デバイスを閉塞するための処理を実行することを特徴とする請求項5に記載の記憶制御システム。
- 前記コントローラは、前記閉塞すべき部位を判定したときに、前記閉塞すべき部位に対する判定回数が閾値を超えたことを条件に前記閉塞すべき部位に対する閉塞処理を実行することを特徴とする請求項6に記載の記憶制御システム。
- 前記コントローラは、前記閉塞すべき部位に対する閉塞処理を実行するときには、前記閉塞すべき部位の情報を前記上位装置に転送することを特徴とする請求項7に記載の記憶制御システム。
- 複数の記憶デバイスを備えるメモリユニットと、上位装置からのデータの入出力要求に応答して前記メモリユニットに対するデータ入出力処理を行う複数のコントロールユニットと、各々のコントロールユニットと前記メモリユニットとをそれぞれ接続する複数の接続経路と、前記複数の接続経路のうちいずれかの接続経路中に挿入されてデータの入出力を制御するポートセレクタと、を備え、前記コントロールユニットは、制御プログラムを格納するメモリと、前記データ入出力処理の全体制御を行うとともに、前記制御プログラムに基づいて前記データの入出力要求に応じたコマンドを生成するコントローラと、前記コマンドに基づいて前記メモリユニットのうち前記データ入出力要求の対象となっている記憶デバイスへアクセスするための制御を行うイニシエータと、を備え、前記メモリユニットと前記複数のコントロールユニットとの間で、前記複数の接続経路と前記ポートセレクタを介してデータの授受を行うに際して、
前記ポートセレクタは、前記コマンドを受信したときに、前記コマンドの異常の有無を判定し、前記判定結果に従った処理を少なくとも前記コントローラに対して実行する記憶制御システムの制御方法。 - 前記ポートセレクタは、前記コマンドに関する判定結果として、正常の判定結果を得たときには、前記接続経路を介して目的とする記憶デバイスにアクセスし、異常の判定結果を得たときには、前記異常の判定結果を前記接続経路を介して前記コントローラに転送することを特徴とする請求項14に記載の記憶制御システムの制御方法。
- 前記ポートセレクタは、前記コマンドの異常の有無を判定するときに、前記コマンドの論理不整合を検出したときには、この検出結果を前記異常の判定結果として前記接続経路を介して前記コントローラに転送することを特徴とする請求項15に記載の記憶制御システムの制御方法。
- 前記コントローラは、前記ポートセレクタから異常の判定結果を受けたときには、前記異常の判定結果を認識して、前記コマンドを再度生成ためのリトライ処理を実行することを特徴とする請求項14に記載の記憶制御システムの制御方法。
- 前記コントローラは、前記ポートセレクタから受けた前記異常の判定結果を認識したときに、前記認識結果から閉塞すべき部位を判定し、この判定結果に従って前記閉塞すべき部位を閉塞することを特徴とする請求項17に記載の記憶制御システムの制御方法。
- 前記コントローラは、前記閉塞すべき部位を前記イニシエータと判定したときには、前記イニシエータを閉塞し、前記閉塞すべき部位を前記記憶デバイスと判定したときには、前記記憶デバイスを閉塞するための処理を実行することを特徴とする請求項18に記載の記憶制御システムの制御方法。
- 複数の記憶デバイスを備えるメモリユニットと、上位装置からのデータの入出力要求に応答して前記メモリユニットに対するデータ入出力処理を行う複数のコントロールユニットとをそれぞれ接続する複数の接続経路のうちいずれかの接続経路中に挿入されてデータの入出力を制御するポートセレクタにおいて、前記コントロールユニットで生成されたコマンドを受信したときに、前記コマンドの異常の有無を判定し、前記コマンドに関する判定結果として、正常の判定結果を得たときには、前記接続経路を介して目的とする記憶デバイスにアクセスし、異常の判定結果を得たときには、前記異常の判定結果を前記接続経路を介して前記コントロールユニットに転送することを特徴とするポートセレクタ。
- 前記コマンドの異常の有無を判定するときに、前記コマンドの論理不整合を検出したときには、この検出結果を前記異常の判定結果として前記接続経路を介して前記コントロールユニットに転送することを特徴とする請求項20に記載のポートセレクタ。
- 上位装置からのデータの入出力要求に応答して、複数の記憶デバイスを備えるメモリユニットに対するデータ入出力処理を行うコントロールユニットに属するコントローラであって、制御プログラムに基づいて前記データの入出力要求に応じたコマンドを生成し、生成したコマンドを、前記データ入出力要求の対象となっている記憶デバイスへアクセスするための制御を行うイニシエータを転送するコントローラにおいて、前記コントロールユニットと前記メモリユニットとをそれぞれ接続する複数の接続経路のうちいずれかの接続経路中に挿入されてデータの入出力を制御するポートセレクタから異常の判定結果を受けたときには、前記異常の判定結果を認識して、前記コマンドを再度生成するためのリトライ処理を実行することを特徴とするコントローラ。
- 前記ポートセレクタから受けた前記異常の判定結果を認識したときに、前記認識結果から閉塞すべき部位を判定し、この判定結果に従って前記閉塞すべき部位を閉塞することを特徴とする請求項22に記載のコントローラ。
- 前記閉塞すべき部位を前記イニシエータと判定したときには、前記イニシエータを閉塞し、前記閉塞すべき部位を前記記憶デバイスと判定したときには、前記記憶デバイスを閉塞するための処理を実行することを特徴とする請求項23に記載のコントローラ。
- 前記閉塞すべき部位を判定したときに、前記閉塞すべき部位に対する判定回数が閾値を超えたことを条件に前記閉塞すべき部位に対する閉塞処理を実行することを特徴とする請求項24に記載のコントローラ。
- 前記閉塞すべき部位に対する閉塞処理を実行するときには、前記閉塞すべき部位の情報を前記上位装置に転送することを特徴とする請求項25に記載のコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007105244A JP2008041080A (ja) | 2006-07-10 | 2007-04-12 | 記憶制御システム、記憶制御システムの制御方法、ポートセレクタ、及びコントローラ |
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JP2006189782 | 2006-07-10 | ||
US11/527,497 US7761657B2 (en) | 2006-07-10 | 2006-09-27 | Storage control system, control method for storage control system, port selector, and controller |
JP2007105244A JP2008041080A (ja) | 2006-07-10 | 2007-04-12 | 記憶制御システム、記憶制御システムの制御方法、ポートセレクタ、及びコントローラ |
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JP2008041080A true JP2008041080A (ja) | 2008-02-21 |
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JP2007105244A Pending JP2008041080A (ja) | 2006-07-10 | 2007-04-12 | 記憶制御システム、記憶制御システムの制御方法、ポートセレクタ、及びコントローラ |
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JP (1) | JP2008041080A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009282739A (ja) * | 2008-05-22 | 2009-12-03 | Nec Computertechno Ltd | ネットワークシステム、ネットワーク接続方法、接続装置、接続カード |
JP2016212531A (ja) * | 2015-04-30 | 2016-12-15 | 富士通株式会社 | ストレージ装置、制御装置、制御プログラム |
JP2022031959A (ja) * | 2017-06-22 | 2022-02-22 | マイクロン テクノロジー,インク. | 不揮発性のメモリシステム又はサブシステム |
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JPH06161935A (ja) * | 1992-11-27 | 1994-06-10 | Fujitsu Ltd | 入出力制御装置におけるscsi制御方式 |
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-
2007
- 2007-04-12 JP JP2007105244A patent/JP2008041080A/ja active Pending
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