JPS61137300A - メモリ検査方法 - Google Patents
メモリ検査方法Info
- Publication number
- JPS61137300A JPS61137300A JP59258301A JP25830184A JPS61137300A JP S61137300 A JPS61137300 A JP S61137300A JP 59258301 A JP59258301 A JP 59258301A JP 25830184 A JP25830184 A JP 25830184A JP S61137300 A JPS61137300 A JP S61137300A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- address signal
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ検査方法、特にランダム・アクセス・メ
モリのアドレス端子を検査する方法に関する。
モリのアドレス端子を検査する方法に関する。
メモリ、特にランダム・アクセス・メモリ（ＲＡＭ）の
検査を行なう従来の方法では、パターン発生器が発生し
た順次異なる所定データをＲＡＭの全アドレス位置に順
次書込み、書込んだテークを読出して、書込んだデータ
と比較している。このような検査は、ＲＡＭの製造過程
、受入検査、及び製品に組入れた際の自己診断の１つと
して必要である０ 〔発明が解決しようとする問題点〕 メモリを組入れた製品は、工場出荷の時点では正常であ
るが、その後種々の原因での故障を検知するために自己
診断を行なっている。特にメモリまうことか多い。よっ
てメモリに関する大ざっば彦自己診断では、アドレス端
子及びデータ入力・出力端子の検査を行々えばよい。し
かし、従来のようにメモリ、特にＲＡＭの全アドレス位
置に関して検査していたのでは、長時間を要し、自己診
断にかかる時間が長くなるという問題点がある。
検査を行なう従来の方法では、パターン発生器が発生し
た順次異なる所定データをＲＡＭの全アドレス位置に順
次書込み、書込んだテークを読出して、書込んだデータ
と比較している。このような検査は、ＲＡＭの製造過程
、受入検査、及び製品に組入れた際の自己診断の１つと
して必要である０ 〔発明が解決しようとする問題点〕 メモリを組入れた製品は、工場出荷の時点では正常であ
るが、その後種々の原因での故障を検知するために自己
診断を行なっている。特にメモリまうことか多い。よっ
てメモリに関する大ざっば彦自己診断では、アドレス端
子及びデータ入力・出力端子の検査を行々えばよい。し
かし、従来のようにメモリ、特にＲＡＭの全アドレス位
置に関して検査していたのでは、長時間を要し、自己診
断にかかる時間が長くなるという問題点がある。
本発明では、２ビット以上のアドレス信号によりアドレ
ス指定されるメモリを検査する際に、１ビットのみが論
理「１」又は「０」の第１アドレス信号をメモリに供給
して第１データを書込むと共に、全ビットが論理ｒＯＪ
又は「１」の第２アドレス信号をメモリに供給して第２
データを書込む第１過程と、この第１過程で最初の書込
みに用いたアドレス信号をメモリに供給してデータを読
出し、書込んだデータと比較する第２過程とを実行する
が、第１過程の第１アドレス信号の論理「１」又は「０
」になるビットを順次変更して第１及び第２過程を繰返
すことを特徴にしている。
ス指定されるメモリを検査する際に、１ビットのみが論
理「１」又は「０」の第１アドレス信号をメモリに供給
して第１データを書込むと共に、全ビットが論理ｒＯＪ
又は「１」の第２アドレス信号をメモリに供給して第２
データを書込む第１過程と、この第１過程で最初の書込
みに用いたアドレス信号をメモリに供給してデータを読
出し、書込んだデータと比較する第２過程とを実行する
が、第１過程の第１アドレス信号の論理「１」又は「０
」になるビットを順次変更して第１及び第２過程を繰返
すことを特徴にしている。
本発明では従来のようにメモリの全アドレスに関して検
査せず、アドレス端子の各ビットが論理「０」又は「１
」に固定された場合を考慮して各ビット毎に検査を行な
っている。よってメモリが正常の場合は、最初に書込ん
だアドレス信号を供給してデータを読出すと、それは最
初に書込んだデータと等しい。またメモリのアドレス端
子が不良の場合、最初に書込んだアドレス信号を供給し
てデータを読出すど、そのデータは２番目に書込んだデ
ータと等しくなる。このようにアドレス端子の各ビット
毎に検査を行々えばよいので、メモリのアドレス端子及
びデータ端子に関する検査時間が大巾に短縮する。
査せず、アドレス端子の各ビットが論理「０」又は「１
」に固定された場合を考慮して各ビット毎に検査を行な
っている。よってメモリが正常の場合は、最初に書込ん
だアドレス信号を供給してデータを読出すと、それは最
初に書込んだデータと等しい。またメモリのアドレス端
子が不良の場合、最初に書込んだアドレス信号を供給し
てデータを読出すど、そのデータは２番目に書込んだデ
ータと等しくなる。このようにアドレス端子の各ビット
毎に検査を行々えばよいので、メモリのアドレス端子及
びデータ端子に関する検査時間が大巾に短縮する。
第１図は本発明の好適な一実施例の流れ図を示し、第２
図は本発明を実施するだめの装置のブロック図を示す。
図は本発明を実施するだめの装置のブロック図を示す。
、第２図において、検査装置１０は、マイクロプロセッ
サ等の処理装置（ＣＰＵ）、とのＣＰＵによりメモリの
検査を行々うためのプログラムを記憶したリード・オン
リ・メモリ（ＲＯＭ）、検査結果を表示するだめの表示
装置等を含んでおり、これら各構成要素はバスで相互接
続されている。また被検査メモリであるＲＡＭ１２は、
検査装置１０から書込み／読出しくＷ／Ｒ）制御信号及
びアドレス信号を受け、検査装置１０との間でデータの
授受を行なう。なお、検査装置１０はＣＰＵ及びＲＯＭ
等を組込んだ製品であり、またメモリ１２ばその製品内
に組込まれたものであってもよい。この場合、自己診断
機能が働いたとき、ＣＰＵ及びＲＯＭ等が検査装置とし
て作用し、メモリが被検査素子と々る。
サ等の処理装置（ＣＰＵ）、とのＣＰＵによりメモリの
検査を行々うためのプログラムを記憶したリード・オン
リ・メモリ（ＲＯＭ）、検査結果を表示するだめの表示
装置等を含んでおり、これら各構成要素はバスで相互接
続されている。また被検査メモリであるＲＡＭ１２は、
検査装置１０から書込み／読出しくＷ／Ｒ）制御信号及
びアドレス信号を受け、検査装置１０との間でデータの
授受を行なう。なお、検査装置１０はＣＰＵ及びＲＯＭ
等を組込んだ製品であり、またメモリ１２ばその製品内
に組込まれたものであってもよい。この場合、自己診断
機能が働いたとき、ＣＰＵ及びＲＯＭ等が検査装置とし
て作用し、メモリが被検査素子と々る。
次に本発明の実施例を第１図の流れ図に沿って説明する
。以下の説明は、検査装置１０内のＲＯＭに記憶された
プログラムによシＣＰＵが実行する。
。以下の説明は、検査装置１０内のＲＯＭに記憶された
プログラムによシＣＰＵが実行する。
ステップ２０においてメモリ１２の全記憶腸所をクリア
する。これはメモリの最小アドレスから最大アドレスに
順次変化するアドレス信号をメモリに供給すると共に、
書込みモードにし、全ビットが論理「０」又は「１」の
データを供給することにより実行する。以下の説明では
メモリ１２のアドレスを４ビットとする。まず、メモリ
１２の各アドレス端子が断線又は短絡により論理「０」
に々っていないかを検査する。ステップ２２において、
アドレス端子のＬＳＢを検査するだめ検査アドレス信号
Ｒをｒｏ ＯＯＩＪに設定する。ステップ２４において
、このアドレス信号Ｒ及び特定の第１７’−タ、例えば
ｒＡＪをメモリ１２のアドレス端子及びデータ端子に夫
々供給する。メモリ１２は書込みモ・−ドなので、この
メモリが正常ならアドレス位置Ｒ（この場合ｒｏｏｏＩ
Ｊ）にデータＡが書込まれる。またメモリ１２のアドレ
ス端子のＬＳＢが「０」に固定されていれば、アドレス
位置ｒｏｏｏＯＪにデータＡが書込まれる。
する。これはメモリの最小アドレスから最大アドレスに
順次変化するアドレス信号をメモリに供給すると共に、
書込みモードにし、全ビットが論理「０」又は「１」の
データを供給することにより実行する。以下の説明では
メモリ１２のアドレスを４ビットとする。まず、メモリ
１２の各アドレス端子が断線又は短絡により論理「０」
に々っていないかを検査する。ステップ２２において、
アドレス端子のＬＳＢを検査するだめ検査アドレス信号
Ｒをｒｏ ＯＯＩＪに設定する。ステップ２４において
、このアドレス信号Ｒ及び特定の第１７’−タ、例えば
ｒＡＪをメモリ１２のアドレス端子及びデータ端子に夫
々供給する。メモリ１２は書込みモ・−ドなので、この
メモリが正常ならアドレス位置Ｒ（この場合ｒｏｏｏＩ
Ｊ）にデータＡが書込まれる。またメモリ１２のアドレ
ス端子のＬＳＢが「０」に固定されていれば、アドレス
位置ｒｏｏｏＯＪにデータＡが書込まれる。
次にステップ２６において、アドレス信号ｒｏ０００ｊ
及び第２データ、例えばｒＢＪをメモリ１２のアドレス
端子及びデータ端子に夫々供給する。この場合、メモリ
１２のアドレス端子のＬＳＢが「０」に固定されていて
も、い々くても関係なく、アドレスｒｏ ＯＯＯＪにデ
ータＢが書込まれる。ステップ２８において、メモリ１
２を読出しモードとし、ステップ２４及び２６の内、最
初に供給したアドレス信号、即ちアドレス信号Ｒ（この
場合ＩＱ ＯＯＩＪ）を供給して、メモリ１２からデー
タを読出す。ステップ３０において、この読出したデー
タがｒＡＪか否かを比較する。メモリ１２のアドレス端
子のＬＳＢが論理「０」に固定されている場合、ステッ
プ２８での読出しは、アドレス位置ｒｏ ００１Ｊを指
定したにもかかわらず、アドレス位置ＩＱ ＯＯＯＪの
内容を読出してしまう。このアドレス位置較結果が不一
致（ノー）の場合、メモリ１２は不良と判断する。しか
し、メモリ１２が正常ならばステップ３０の比較結果が
一致（イエス）し、ステップ３２に進む。
及び第２データ、例えばｒＢＪをメモリ１２のアドレス
端子及びデータ端子に夫々供給する。この場合、メモリ
１２のアドレス端子のＬＳＢが「０」に固定されていて
も、い々くても関係なく、アドレスｒｏ ＯＯＯＪにデ
ータＢが書込まれる。ステップ２８において、メモリ１
２を読出しモードとし、ステップ２４及び２６の内、最
初に供給したアドレス信号、即ちアドレス信号Ｒ（この
場合ＩＱ ＯＯＩＪ）を供給して、メモリ１２からデー
タを読出す。ステップ３０において、この読出したデー
タがｒＡＪか否かを比較する。メモリ１２のアドレス端
子のＬＳＢが論理「０」に固定されている場合、ステッ
プ２８での読出しは、アドレス位置ｒｏ ００１Ｊを指
定したにもかかわらず、アドレス位置ＩＱ ＯＯＯＪの
内容を読出してしまう。このアドレス位置較結果が不一
致（ノー）の場合、メモリ１２は不良と判断する。しか
し、メモリ１２が正常ならばステップ３０の比較結果が
一致（イエス）し、ステップ３２に進む。
この実施例では、アドレス端子の各ビットをＬＳＢから
ＭＳＨに向って順次検査しているので、ステップ３２に
おいて、アドレス端子の全ビットを検査し終わったかを
判断する。最終検査アドレス・ビットはＭＳＨなので、
アドレス信号ＲがＩＩ ＯＯＯＪと一致すれば第１Ｂ図
の別の検査ステップに進み、不一致ならばステップ３４
に進む。ステップ３４は、検査するビットを順次変更す
る過程であり、アドレス信号Ｒにｒｌｏｊ（１０進数の
「２」）を掛ける。アドレス信号Ｒが「０００１」、Ｉ
Ｑ Ｏ１０Ｊ及びｒｏｌ、ｏＯＪの掛算結果は夫々「０
０１０」、ＩＱ １００Ｊ及びｒｌ ＯＯＯＪ となり
、即ち、１ビットのみが論理「１」のアドレスの「１」
のビットを順次変更する。その後ステップ２４に戻り、
上述の各ステップを繰返す。なお、メモリ１２のアドレ
ス端子の第２ＬＳＢビットが論理「０」に固定されてい
る場合は、アドレス信号ｒｏ Ｏ１０Ｊを供給しても、
メモリ１２のアドレス位置ＩＱ ＯＯＯｊが指定される
。同様にアドレス端子の第３ＬＳＢ又はＭＳＢ（第４
ＬＳＢ ）ビットが論理「０」に固定されている場合は
、アドレス信号「０１００」又は「１０００」を夫々供
給しても、アドレス位置「００００」が指定される。
ＭＳＨに向って順次検査しているので、ステップ３２に
おいて、アドレス端子の全ビットを検査し終わったかを
判断する。最終検査アドレス・ビットはＭＳＨなので、
アドレス信号ＲがＩＩ ＯＯＯＪと一致すれば第１Ｂ図
の別の検査ステップに進み、不一致ならばステップ３４
に進む。ステップ３４は、検査するビットを順次変更す
る過程であり、アドレス信号Ｒにｒｌｏｊ（１０進数の
「２」）を掛ける。アドレス信号Ｒが「０００１」、Ｉ
Ｑ Ｏ１０Ｊ及びｒｏｌ、ｏＯＪの掛算結果は夫々「０
０１０」、ＩＱ １００Ｊ及びｒｌ ＯＯＯＪ となり
、即ち、１ビットのみが論理「１」のアドレスの「１」
のビットを順次変更する。その後ステップ２４に戻り、
上述の各ステップを繰返す。なお、メモリ１２のアドレ
ス端子の第２ＬＳＢビットが論理「０」に固定されてい
る場合は、アドレス信号ｒｏ Ｏ１０Ｊを供給しても、
メモリ１２のアドレス位置ＩＱ ＯＯＯｊが指定される
。同様にアドレス端子の第３ＬＳＢ又はＭＳＢ（第４
ＬＳＢ ）ビットが論理「０」に固定されている場合は
、アドレス信号「０１００」又は「１０００」を夫々供
給しても、アドレス位置「００００」が指定される。
メモリ１２の全アドレス端子が論理「０」に固定されて
いない場合、ステップ３２を介してステップ３６に進む
。ステップ３６では検査アドレス信号Ｓをｒｏ ＯＯＩ
Ｊに設定する。以下のステップではメモリの１２の各ア
ドレス端子が断線又は短絡により論理「１」に固定され
ていないか否かを検査する。ステップ３８において、ア
ドレス信号ｒｌｌｌｌｌ−８及びデータｒＢＪをメモリ
１２のアドレス端子及びデータ端子に供給すると共に、
メモリ１２を書込みモードにする。アドレス信号Ｓがｒ
ｏｏｏＩＪの場合はｒｌｌｌｌＪ−８はｒｌ １１０Ｊ
であり、同様にアドレス信号Ｓが「００１旧、ｒｏｌｏ
ｏＪ及びｒｌｏｏＯＪ （Ｄ場合、ｒｌｌｌｌＪ−８は
夫々「１１ｏ１」、１’−１０１１Ｊ及びｒｏ １１１
Ｊである。即ち、アドレス信号ｒｌ １１１Ｊ−８とは
アドレス信号Ｓの相補アドレス信号であり、１ビットの
みが「０」となる。このステップ３８では、メモリ１２
が正常ならばアドレス位置ｒｌ １１１Ｊ−８にデータ
ｒＢＪが書込まにデータｒＢＪが書込まれる。
いない場合、ステップ３２を介してステップ３６に進む
。ステップ３６では検査アドレス信号Ｓをｒｏ ＯＯＩ
Ｊに設定する。以下のステップではメモリの１２の各ア
ドレス端子が断線又は短絡により論理「１」に固定され
ていないか否かを検査する。ステップ３８において、ア
ドレス信号ｒｌｌｌｌｌ−８及びデータｒＢＪをメモリ
１２のアドレス端子及びデータ端子に供給すると共に、
メモリ１２を書込みモードにする。アドレス信号Ｓがｒ
ｏｏｏＩＪの場合はｒｌｌｌｌＪ−８はｒｌ １１０Ｊ
であり、同様にアドレス信号Ｓが「００１旧、ｒｏｌｏ
ｏＪ及びｒｌｏｏＯＪ （Ｄ場合、ｒｌｌｌｌＪ−８は
夫々「１１ｏ１」、１’−１０１１Ｊ及びｒｏ １１１
Ｊである。即ち、アドレス信号ｒｌ １１１Ｊ−８とは
アドレス信号Ｓの相補アドレス信号であり、１ビットの
みが「０」となる。このステップ３８では、メモリ１２
が正常ならばアドレス位置ｒｌ １１１Ｊ−８にデータ
ｒＢＪが書込まにデータｒＢＪが書込まれる。
ステップ４０ではアドレス信号ｒｌ １１１Ｊ及びデー
タｒＡＪをメモリ１２に供給して書込みを行なう。ステ
ップ４２において、メモリ１２を読出しモードにし、ス
テップ３８と同じアドレス信号ｒｌｌｌｌＪ−８（Ｓが
ｒｏ ＯＯＩＪならば［１１１０ｊ）を供給してデータ
の読出しを行なう。この場合、メモリ１２が正常ならば
、アドレス位置ＩＩ １１１Ｊ〜Ｓが指定され、ステッ
プ３８で書込丑れたデータｒＢＪが読出される。また、
論理ｒＯＪの供給されたアドレス端子「１」に固定され
ているならば、アドレス位置ｒｌ １１１Ｊが指定され
、ステップ４０で書込寸れたデータｒＡＪが読出される
。
タｒＡＪをメモリ１２に供給して書込みを行なう。ステ
ップ４２において、メモリ１２を読出しモードにし、ス
テップ３８と同じアドレス信号ｒｌｌｌｌＪ−８（Ｓが
ｒｏ ＯＯＩＪならば［１１１０ｊ）を供給してデータ
の読出しを行なう。この場合、メモリ１２が正常ならば
、アドレス位置ＩＩ １１１Ｊ〜Ｓが指定され、ステッ
プ３８で書込丑れたデータｒＢＪが読出される。また、
論理ｒＯＪの供給されたアドレス端子「１」に固定され
ているならば、アドレス位置ｒｌ １１１Ｊが指定され
、ステップ４０で書込寸れたデータｒＡＪが読出される
。
ならばメモリ１２は不良と々す、寸た一致ならばステッ
プ４６に進む。次のステップ４６及び４８はステップ３
２及び３４と夫々同じである。このようにアドレス端子
の各ビットが「１」に固定されていないかを検査する。
プ４６に進む。次のステップ４６及び４８はステップ３
２及び３４と夫々同じである。このようにアドレス端子
の各ビットが「１」に固定されていないかを検査する。
ステップ４６が「イエス」の場合に、メモリの全アドレ
ス端子が正常と判断されたことになる。また、この際、
データ端子も検査されたことになる。
ス端子が正常と判断されたことになる。また、この際、
データ端子も検査されたことになる。
上述は本発明の好適々実施例について説明したが、種々
の変更及び変形が可能である。例えば、メモリのアドレ
ス端子は２以上の任意の数でよく、またＲＡＭ以外のＥ
ＦＲＯＭ等のメモリにも本発明を適用できる。アドレス
端子が［］」に固定されていないかを検査するには、ス
テップ３８〜４８の代りにステップ２４〜３４を利用で
きるが、この場合、ステップ２４及び２６の順序を入れ
替え、ステップ２８ではアドレス信号ｒｏ ｏ ｏ ｏ
ゴを供給し、ステップ３０で比較するデータは「Ｂ」で
ある。同様にアドレス端子が「０」に固定されてい々い
かを検査するには、ステップ２４〜３４の代りにステッ
プ３８〜４８を利用できる。しかしこの場合、ステップ
３８及び４０の順序を入れ替え、ステップ４２ではアド
レス信号ｒｌ １１１Ｊを供給し、ステップ４４で比較
するデータはｒＡＪである。また書き込むデータもｒＡ
Ｊ、ｒＢＪは「０００１」とかｒｌ １１０ｊのパター
ンを左にシフトしながら検査するループに置き替えても
よい。
の変更及び変形が可能である。例えば、メモリのアドレ
ス端子は２以上の任意の数でよく、またＲＡＭ以外のＥ
ＦＲＯＭ等のメモリにも本発明を適用できる。アドレス
端子が［］」に固定されていないかを検査するには、ス
テップ３８〜４８の代りにステップ２４〜３４を利用で
きるが、この場合、ステップ２４及び２６の順序を入れ
替え、ステップ２８ではアドレス信号ｒｏ ｏ ｏ ｏ
ゴを供給し、ステップ３０で比較するデータは「Ｂ」で
ある。同様にアドレス端子が「０」に固定されてい々い
かを検査するには、ステップ２４〜３４の代りにステッ
プ３８〜４８を利用できる。しかしこの場合、ステップ
３８及び４０の順序を入れ替え、ステップ４２ではアド
レス信号ｒｌ １１１Ｊを供給し、ステップ４４で比較
するデータはｒＡＪである。また書き込むデータもｒＡ
Ｊ、ｒＢＪは「０００１」とかｒｌ １１０ｊのパター
ンを左にシフトしながら検査するループに置き替えても
よい。
上述の如く本発明によれば、メモリの各アドレス端子の
異常を検査するのに、全アドレス位置を検査せずに、ア
ドレス信号の順次変更する１ビットのみが論理「１」又
はｒＯＪの場合と、アドレス信号の全ビットが「０」又
は「１」の場合のみを検査すればよいので、検査時間が
大巾に短縮される。才だ、この際、データ端子の短絡及
び断線も検査したことになる。
異常を検査するのに、全アドレス位置を検査せずに、ア
ドレス信号の順次変更する１ビットのみが論理「１」又
はｒＯＪの場合と、アドレス信号の全ビットが「０」又
は「１」の場合のみを検査すればよいので、検査時間が
大巾に短縮される。才だ、この際、データ端子の短絡及
び断線も検査したことになる。
第１Ａ図及び第１Ｂ図は本発明の好適な一実施例を説明
するだめの流れ図、第２図はメモリと検査装置の関係を
示すブロック図である。 図において、１２はメモリである。
するだめの流れ図、第２図はメモリと検査装置の関係を
示すブロック図である。 図において、１２はメモリである。
Claims (1)
- ２ビット以上のアドレス信号によりアドレス指定され
るメモリの検査方法において、１ビットのみが論理「１
」又は「０」の第１アドレス信号を上記メモリに供給し
て第１データを書込むと共に、全ビットが論理「０」又
は「１」の第２アドレス信号を上記メモリに供給して第
２データを書込む第１過程と、該第１過程で最初の書込
みに用いたアドレス信号を上記メモリに供給してデータ
を読出し、書込んだデータと比較する第２過程とを有し
、上記第１過程の上記第１アドレス信号の論理「１」又
は「０」になるビットを順次変更して上記第１過程及び
上記第２過程を繰返すことを特徴とするメモリ検査方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258301A JPS61137300A (ja) | 1984-12-06 | 1984-12-06 | メモリ検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258301A JPS61137300A (ja) | 1984-12-06 | 1984-12-06 | メモリ検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61137300A true JPS61137300A (ja) | 1986-06-24 |
Family
ID=17318352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258301A Pending JPS61137300A (ja) | 1984-12-06 | 1984-12-06 | メモリ検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202000A (ja) * | 1987-02-13 | 1988-08-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | アドレス・ライン・テスト方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769599A (en) * | 1980-10-17 | 1982-04-28 | Fujitsu Ltd | Checking method of memory device |
-
1984
- 1984-12-06 JP JP59258301A patent/JPS61137300A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769599A (en) * | 1980-10-17 | 1982-04-28 | Fujitsu Ltd | Checking method of memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202000A (ja) * | 1987-02-13 | 1988-08-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | アドレス・ライン・テスト方法 |
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