JPS63202000A - アドレス・ライン・テスト方法 - Google Patents
アドレス・ライン・テスト方法Info
- Publication number
- JPS63202000A JPS63202000A JP63027818A JP2781888A JPS63202000A JP S63202000 A JPS63202000 A JP S63202000A JP 63027818 A JP63027818 A JP 63027818A JP 2781888 A JP2781888 A JP 2781888A JP S63202000 A JPS63202000 A JP S63202000A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bit
- memory
- test
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 50
- 238000010998 test method Methods 0.000 claims description 10
- 238000012937 correction Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 230000002950 deficient Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/1052—Bypassing or disabling error detection or correction
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Credit Cards Or The Like (AREA)
- Slot Machines And Peripheral Devices (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、ｆｉ、梁上の利用分野
本発明は情報取扱いシステムに係り、更に詳しくは、情
報取扱いシステム中のメモリ・システムのアドレス・ラ
インの障害を検出する方法に関する。
報取扱いシステム中のメモリ・システムのアドレス・ラ
インの障害を検出する方法に関する。
Ｂ、従来技術
米国特許第４３６９５１１号には半導体メモリのテスト
・システムが記載されている。このテス１−・システム
では、パターン発生器でアドレスが発生され、このアド
レスによって読み出されたデータと期待すべき値のデー
タとが比較される。また、ブロック・マスク・メモリが
用いられ、このブロック・マスク・メモリからアドレス
の一部分によってブロック・マスク・データが読み出さ
れ、このブロック・マスク・データによって比較器での
比較操作が禁止されるようになっている。
・システムが記載されている。このテス１−・システム
では、パターン発生器でアドレスが発生され、このアド
レスによって読み出されたデータと期待すべき値のデー
タとが比較される。また、ブロック・マスク・メモリが
用いられ、このブロック・マスク・メモリからアドレス
の一部分によってブロック・マスク・データが読み出さ
れ、このブロック・マスク・データによって比較器での
比較操作が禁止されるようになっている。
米国特許第４４０４５１９号にはＬＳＩのメモリ・アレ
イ内に記憶されたデータをテストする方法及び装置が記
載されている。
イ内に記憶されたデータをテストする方法及び装置が記
載されている。
米国特許第４４２９３８９号にはテスト・パターン・ア
ドレス発生器が記載され、このテスト・パターン・アド
レス発生器は特殊なアドレス・パターンを発生し、この
アドレス・パターンにより（他の）アドレス発生器が補
数化されてからインクレメントされるという一連の補数
化及びインクレメント操作がなされ、その結果、ＩＣメ
モリの行駆動と列駆動との全ての組合わせについてのテ
ストが行なわれる。
ドレス発生器が記載され、このテスト・パターン・アド
レス発生器は特殊なアドレス・パターンを発生し、この
アドレス・パターンにより（他の）アドレス発生器が補
数化されてからインクレメントされるという一連の補数
化及びインクレメント操作がなされ、その結果、ＩＣメ
モリの行駆動と列駆動との全ての組合わせについてのテ
ストが行なわれる。
米国特許第４５５９６２６号には、メモリに記憶されて
いるデータと比較するためのデータ・パターンを記憶す
る内部メモリを備えたテスト装置が記載されている。こ
のテスト装置では、メモリと内部メモリとの夫々から読
み出されたパターンが互いに比較される。
いるデータと比較するためのデータ・パターンを記憶す
る内部メモリを備えたテスト装置が記載されている。こ
のテスト装置では、メモリと内部メモリとの夫々から読
み出されたパターンが互いに比較される。
従来のメモリ・アドレス・テスト方法では、順々に増加
していくパターンやアドレスの如き単一のデータが、最
低位アドレスから始まって最高位アドレスで終了するよ
うに各メモリ位置に記憶される０次いで、各メモリ位置
の内容が読み出されて比較され、他のメモリ位置への重
ね書き込みが焦ったかどうかが検証される０次に、同一
パターンあるいは逆（相補型）のパターンが最高位アド
レスから降順で最低位アドレスのメモリ位置へと書き込
まれる。アドレス・ラインの障害はパリティ・チェック
、あるいは、メモリ・プレイから読み出したデータ・パ
ターンと期待されるデータ・パターンとの比較によって
検査される。アドレス・ラインの障害をテストするこの
方法はメモリ・アレイ中のデータ障害の大きな部分をも
検査する。
していくパターンやアドレスの如き単一のデータが、最
低位アドレスから始まって最高位アドレスで終了するよ
うに各メモリ位置に記憶される０次いで、各メモリ位置
の内容が読み出されて比較され、他のメモリ位置への重
ね書き込みが焦ったかどうかが検証される０次に、同一
パターンあるいは逆（相補型）のパターンが最高位アド
レスから降順で最低位アドレスのメモリ位置へと書き込
まれる。アドレス・ラインの障害はパリティ・チェック
、あるいは、メモリ・プレイから読み出したデータ・パ
ターンと期待されるデータ・パターンとの比較によって
検査される。アドレス・ラインの障害をテストするこの
方法はメモリ・アレイ中のデータ障害の大きな部分をも
検査する。
前述の従来技術の各米国特許は、この種のメモリ・テス
ト方法を採用している。
ト方法を採用している。
この種のメモリ・テスト方法では、例えば２５６メガバ
イトのような大容量メモリのテストに要する時間は非常
に膨大である。例えば、２５６メガバイトのメモリ・シ
ステムをテストするのに要する時間は１時間４８分３２
秒となる。
イトのような大容量メモリのテストに要する時間は非常
に膨大である。例えば、２５６メガバイトのメモリ・シ
ステムをテストするのに要する時間は１時間４８分３２
秒となる。
Ｃ６発明が解決しようとする問題点
本発明の目的は簡単で能率的なアドレス・ラインの障害
のテスト方法を提供することである。
のテスト方法を提供することである。
Ｄ０問題点を解決するための手段
前記目的を達成するため、本発明のテスト方法は、
オール・ゼロあるいはオール・１の如き簡単なパターン
でよい第１のビット・パターンを、テスト・オン状態の
ビットを含むアドレス中に第１のメモリ・ワードとして
書き込むステップと、オール・１あるいはオール・ゼロ
の如き、前記第１のビット・イ（ターンとは全く異なる
第２のビット・パターンを、テスト・オフ状態のビット
を含む前記アドレスとは異なる他のアドレス中に第２の
メモリ・ワードとして書込むステップと、前記２つのア
ドレスの夫々からデータを読み出し、これらデータを互
いに比較して、アドレス・ラインの永続誤り発生の状態
を示すビット誤りが所定数存在するか否かを検証するス
テップと、全てのアドレス・ラインのテストが完了する
までアトし・入内の各ビットについて前述のステップを
繰り返すステップと、 前記第１のビット・パターンをテスト・オフ状態のビッ
トを含むアドレス中に第２のメモリ・ワードとして書込
み、前記第２のビット・パターンをテスト・オン状態の
ビットを含むアドレス中に第１のメモリ・ワードとして
書込み、永続誤りの発生を検証するために前記両アドレ
スからの読出し及び比較を行い、メモリ・システム中の
各カードの全アドレス・ラインについてのテストが完了
するまでアドレス中の各ビットについて再び前述の各ス
テップを繰返すステップと。
でよい第１のビット・パターンを、テスト・オン状態の
ビットを含むアドレス中に第１のメモリ・ワードとして
書き込むステップと、オール・１あるいはオール・ゼロ
の如き、前記第１のビット・イ（ターンとは全く異なる
第２のビット・パターンを、テスト・オフ状態のビット
を含む前記アドレスとは異なる他のアドレス中に第２の
メモリ・ワードとして書込むステップと、前記２つのア
ドレスの夫々からデータを読み出し、これらデータを互
いに比較して、アドレス・ラインの永続誤り発生の状態
を示すビット誤りが所定数存在するか否かを検証するス
テップと、全てのアドレス・ラインのテストが完了する
までアトし・入内の各ビットについて前述のステップを
繰り返すステップと、 前記第１のビット・パターンをテスト・オフ状態のビッ
トを含むアドレス中に第２のメモリ・ワードとして書込
み、前記第２のビット・パターンをテスト・オン状態の
ビットを含むアドレス中に第１のメモリ・ワードとして
書込み、永続誤りの発生を検証するために前記両アドレ
スからの読出し及び比較を行い、メモリ・システム中の
各カードの全アドレス・ラインについてのテストが完了
するまでアドレス中の各ビットについて再び前述の各ス
テップを繰返すステップと。
を含んでいる。
本発明のテスト方法はデータ量への依存性を可能な限り
除去しており、前述のような従来方法では１時間４８分
３２秒を要した場合において、１秒程度しか要しない。
除去しており、前述のような従来方法では１時間４８分
３２秒を要した場合において、１秒程度しか要しない。
本発明のようなアドレス指定テスト（アドレス・ライン
・テスト）を成功させるためには、全く異なるビット・
パターン（第１のビット・パターンに対する第２のビッ
ト・パターン）が用いられなければならない、このよう
なビット・パターンを用いたアドレス・ライン・テスト
は通常のシステム操作と同時進行的に実行され得る。
・テスト）を成功させるためには、全く異なるビット・
パターン（第１のビット・パターンに対する第２のビッ
ト・パターン）が用いられなければならない、このよう
なビット・パターンを用いたアドレス・ライン・テスト
は通常のシステム操作と同時進行的に実行され得る。
本発明のテスト方法では、データ（ビット・パターン）
は１ビツトだけ相違する２つのアドレス位置に書込まれ
た後に読出されて比較される０本発明のテスト方法は前
出の米国特許第４３６９５１１号のテスト・システムの
ような第２のメモリを用いていない、前出の米国特許第
４３６９５１１号はテスト・メモリ（第２のメモリ）を
要する点において本発明と全く相違している。
は１ビツトだけ相違する２つのアドレス位置に書込まれ
た後に読出されて比較される０本発明のテスト方法は前
出の米国特許第４３６９５１１号のテスト・システムの
ような第２のメモリを用いていない、前出の米国特許第
４３６９５１１号はテスト・メモリ（第２のメモリ）を
要する点において本発明と全く相違している。
また、前出の米国特許第４４０４５１９号のテスト方法
も本発明のアドレス・ライン・テスト方法と全く相違し
ている。
も本発明のアドレス・ライン・テスト方法と全く相違し
ている。
また、前出の米国特許第４４２９３８９号及び第４５５
９６２６号も、２経路のテストによってアドレス・ライ
ン中の各ヒツトが別々にテストされるものではなく、本
発明と全く相違している。
９６２６号も、２経路のテストによってアドレス・ライ
ン中の各ヒツトが別々にテストされるものではなく、本
発明と全く相違している。
本発明では、全く異なる２つのデータ（例えばオール・
ゼロとオール・１という２つの全く異なるビット・パタ
ーンのことである。）を。
ゼロとオール・１という２つの全く異なるビット・パタ
ーンのことである。）を。
ａ、現在テスト対象としている特定のアドレスと。
ｂ、もしアドレス・ラインの障害が発生していればデー
タが誤って記憶されてしまうことになるであろうアドレ
ス（即ち、前項ａの特定のアドレスの特定の１ビツトが
反転してしまっているアドレス）と。
タが誤って記憶されてしまうことになるであろうアドレ
ス（即ち、前項ａの特定のアドレスの特定の１ビツトが
反転してしまっているアドレス）と。
の夫々に記憶させるのである。
Ｅ、実施例
以丁、本発明を図面に基づいて更に詳細に説明する。
第４図に示す情報取扱いシステムはメモリ制御プロセッ
サ１０及びメモリ・システム１２を有し。
サ１０及びメモリ・システム１２を有し。
これらはデータ、アドレス、エラー及び制御ライン１４
で接続されている。このような情報取扱いシステムでは
、メモリ・アレイのアドレス指定を正しく行なわせるた
めにメモリ・システム中のアドレス・ラインを適切にテ
ストする必要がある。
で接続されている。このような情報取扱いシステムでは
、メモリ・アレイのアドレス指定を正しく行なわせるた
めにメモリ・システム中のアドレス・ラインを適切にテ
ストする必要がある。
プロセッサ１０及びメモリ・システム１２はどのような
構成のものでもよく、例えば、プロセッサ１０は内部に
メモリ・システムを有するＩＢＭシス、テム３７０．あ
るいは、キャッシュ・メモリ・システム１２あるいは直
接アクセス・メモリ装置（ＤＡＳＤ）を制御するように
利用されるメモリ・サブ・システムを有するＩＢＭシス
テム３８８０であってもよい。
構成のものでもよく、例えば、プロセッサ１０は内部に
メモリ・システムを有するＩＢＭシス、テム３７０．あ
るいは、キャッシュ・メモリ・システム１２あるいは直
接アクセス・メモリ装置（ＤＡＳＤ）を制御するように
利用されるメモリ・サブ・システムを有するＩＢＭシス
テム３８８０であってもよい。
第１Ａ図及び第１Ｂ図には典型的な構成のメモリ・カー
ド１６が示され、メモリ・カード１６内では、バッファ
２０．２２．及び２４とメモリ・アレイ２６ａ、２６ｂ
、２６ｃ、及び２６ｄとの簡のアドレス・ラインがテス
トされる。カード１６は１組の双方向ドライバ（ＢＩ−
ＤＩ）２８を含み、このＢＩ−ＤＩ２８はカード１６゛
の上あるいは外のデータの転送を取扱う。制御ラインは
制御ブロック１８に接続され、制御ブロック１８はカー
ド１６中のメモリ・アレイ２６ａ、２６ｂ。
ド１６が示され、メモリ・カード１６内では、バッファ
２０．２２．及び２４とメモリ・アレイ２６ａ、２６ｂ
、２６ｃ、及び２６ｄとの簡のアドレス・ラインがテス
トされる。カード１６は１組の双方向ドライバ（ＢＩ−
ＤＩ）２８を含み、このＢＩ−ＤＩ２８はカード１６゛
の上あるいは外のデータの転送を取扱う。制御ラインは
制御ブロック１８に接続され、制御ブロック１８はカー
ド１６中のメモリ・アレイ２６ａ、２６ｂ。
２６ｃ、及び２６ｄの読み出し、書き込み、イネーブル
、テスト、アドレス指定、及びカード選択についての制
御を行う。
、テスト、アドレス指定、及びカード選択についての制
御を行う。
第３図は大容址メモリ・システムの典型的なアドレス・
バス構造を示し、このバスは２４ビットを有し、この２
４ビツト中には各カードに共通に接続される２０ビツト
のアドレス位置とカード選択用の４ビツトが含まれてい
る。したがって、各々が１００万のアドレス指定可能な
メモリ位置を有する１６枚のカードを設けることが可能
である。
バス構造を示し、このバスは２４ビットを有し、この２
４ビツト中には各カードに共通に接続される２０ビツト
のアドレス位置とカード選択用の４ビツトが含まれてい
る。したがって、各々が１００万のアドレス指定可能な
メモリ位置を有する１６枚のカードを設けることが可能
である。
本発明の一実施例が第１Ａ図乃至第１Ｅ図のフローチャ
ートに示されている。
ートに示されている。
アドレス・ラインのテストを行なうときは、適宜な要求
がメモリ制御プロセッサ１０に送られ。
がメモリ制御プロセッサ１０に送られ。
次いで、メモリ制御プロセッサ１０はアドレスの第１ビ
ツトを１にセットして活動アドレス・ラインとすること
によりアドレス・ライン・テストを開始する。次にオー
ル・ゼロのような第１のビット・パターンを前記活動ア
ドレス・ラインにつながるメモリ位置に記憶させる。
ツトを１にセットして活動アドレス・ラインとすること
によりアドレス・ライン・テストを開始する。次にオー
ル・ゼロのような第１のビット・パターンを前記活動ア
ドレス・ラインにつながるメモリ位置に記憶させる。
処理の各ステップでは、パリティ・チェックのような通
常のハード・ウェア・エラー・チェックが実行され、実
行中のアドレス・ライン・テストを禁止させ得るような
アドレス・ライン・テストとは無関係の他の障害が発生
しないようにしている。次に、前記第１のビット・パタ
ーンとは全く異なるビット・パターン（最も異なるビッ
ト・パターン）が非活動アドレス・ラインにつながるメ
モリ位置に記憶される。
常のハード・ウェア・エラー・チェックが実行され、実
行中のアドレス・ライン・テストを禁止させ得るような
アドレス・ライン・テストとは無関係の他の障害が発生
しないようにしている。次に、前記第１のビット・パタ
ーンとは全く異なるビット・パターン（最も異なるビッ
ト・パターン）が非活動アドレス・ラインにつながるメ
モリ位置に記憶される。
例えば、オール・１という第２のビット・パターンがア
ドレスＯに記憶されてもよい、ここで、活動アドレス・
ライン（テストしようとしているアドレス・ラインのこ
と、）及びテスト状態のビットはアドレス中の低位桁位
置であるとする。
ドレスＯに記憶されてもよい、ここで、活動アドレス・
ライン（テストしようとしているアドレス・ラインのこ
と、）及びテスト状態のビットはアドレス中の低位桁位
置であるとする。
第３図において、低位桁位置はビット２３の位置である
。ビット２３をオンにすると、活動アドレス・ライン位
置はアドレス１となり、非活動アドレス・ライン位置は
アドレスＯとなる。再び、前述のように、ハード・ウェ
ア・エラー訂正を実行する。ハード・ウェア・エラーが
どこのステップで発生しても、テストは、エラー発生の
原因を示す分離コードにより、終了する。
。ビット２３をオンにすると、活動アドレス・ライン位
置はアドレス１となり、非活動アドレス・ライン位置は
アドレスＯとなる。再び、前述のように、ハード・ウェ
ア・エラー訂正を実行する。ハード・ウェア・エラーが
どこのステップで発生しても、テストは、エラー発生の
原因を示す分離コードにより、終了する。
次に、メモリ・システム中のエラー訂正回路が使用禁止
となり、活動及び非活動のアドレス・ライン（につなが
るメモリ位置）に記憶されたデータが読み出されて互い
に比較される。データはビット毎に比較されて誤り状態
のデータ・ビットの総数が決定される。
となり、活動及び非活動のアドレス・ライン（につなが
るメモリ位置）に記憶されたデータが読み出されて互い
に比較される。データはビット毎に比較されて誤り状態
のデータ・ビットの総数が決定される。
システムが検出及び訂正することのできるデータ・ビッ
ト・エラーについての許容可能な所定数が設定されてい
る。データ・ビット・エラーの数がこのような所定数を
超過すると、アドレス・ラインの障害発生が表示され、
適当な誤りコードによってテストが終了する。好ましい
実施例では、１カード当り６個の誤りの発生については
許容され、アドレス・ライン誤りの発生の表示は行なわ
れない。
ト・エラーについての許容可能な所定数が設定されてい
る。データ・ビット・エラーの数がこのような所定数を
超過すると、アドレス・ラインの障害発生が表示され、
適当な誤りコードによってテストが終了する。好ましい
実施例では、１カード当り６個の誤りの発生については
許容され、アドレス・ライン誤りの発生の表示は行なわ
れない。
全アドレス・ラインのテストが完了するまで。
活動アドレス・ラインを次のビットとするようにアドレ
スを増分しながらテストが繰返される。これらのステッ
プは、特定のカードの記憶アドレスの全アドレス・ビッ
トについてのテストが完了するまで、繰返される。次の
カードをテストするには、アドレス中の高位桁のカード
選択ビットが変更されるだけで、低位の２０桁のビット
については前述と同様のステップが繰返される。
スを増分しながらテストが繰返される。これらのステッ
プは、特定のカードの記憶アドレスの全アドレス・ビッ
トについてのテストが完了するまで、繰返される。次の
カードをテストするには、アドレス中の高位桁のカード
選択ビットが変更されるだけで、低位の２０桁のビット
については前述と同様のステップが繰返される。
メモリ・システム中の全アドレス・ラインについて１以
上のような第１パスが完了した後、第２パスが次に行な
われる。第２パスでは、活動アドレス・ラインが低位桁
アドレス・ビットに再びセットされ、オール・ゼロのよ
うな第２のビット・パターン（データ）が非活動アドレ
ス・ライン位置であるアドレス０内に記憶され、第１パ
スでは非活動アドレス・ライン位置に記憶されていたビ
ット・パターンが今度は活動アドレス・ライン位置に記
憶され、例えばオール１のビット・パターンがアドレス
１に記憶される。第１パスのときと同様に、パリティ・
チェックのようなハードウェア・エラー・チェックが行
なわれる。
上のような第１パスが完了した後、第２パスが次に行な
われる。第２パスでは、活動アドレス・ラインが低位桁
アドレス・ビットに再びセットされ、オール・ゼロのよ
うな第２のビット・パターン（データ）が非活動アドレ
ス・ライン位置であるアドレス０内に記憶され、第１パ
スでは非活動アドレス・ライン位置に記憶されていたビ
ット・パターンが今度は活動アドレス・ライン位置に記
憶され、例えばオール１のビット・パターンがアドレス
１に記憶される。第１パスのときと同様に、パリティ・
チェックのようなハードウェア・エラー・チェックが行
なわれる。
第１パスと同様に、２つのアドレスに記憶されたデータ
（ビット・パターン）が読み出されて互いにビット毎に
比較され、誤りビットの数が計数され、その数が許容可
能で訂正可能な予め決められた数を超過するか否かが決
定される。超過するときには、テストは障害のあるアド
レス・ラインを示して終了する。
（ビット・パターン）が読み出されて互いにビット毎に
比較され、誤りビットの数が計数され、その数が許容可
能で訂正可能な予め決められた数を超過するか否かが決
定される。超過するときには、テストは障害のあるアド
レス・ラインを示して終了する。
全アドレス・ラインのテストが完了するまで、次のアド
レス・ビットが活動アドレス・ビット位置となり、第２
パスのテストがそのような次の活動アドレス・ビット位
置に対して実行される。
レス・ビットが活動アドレス・ビット位置となり、第２
パスのテストがそのような次の活動アドレス・ビット位
置に対して実行される。
第２パス中でも、アドレス中の全アドレス・ビットのテ
ストが完了するまで、同様のステップが繰返される。
ストが完了するまで、同様のステップが繰返される。
アドレス中の高位桁のカード選択ビットにつながるアド
レス・ラインについては、上述のアドレス・ラインのテ
ストに先立って、テストされる。
レス・ラインについては、上述のアドレス・ラインのテ
ストに先立って、テストされる。
許容可能なデータ・ビット・エラーの数はメモリ・シス
テムのエラー訂正能力と各メモリ・カード上の代替メモ
リ・チップの数に依存する０例えば、二重ビット訂正が
行なわれるとすれば、許容可能なデータ・ビット・エラ
ーの数は３である。
テムのエラー訂正能力と各メモリ・カード上の代替メモ
リ・チップの数に依存する０例えば、二重ビット訂正が
行なわれるとすれば、許容可能なデータ・ビット・エラ
ーの数は３である。
また、本発明のアドレス・ライン・テスト方法が有効な
のは、許容可能なデータ・ビット・エラーの数よりも多
数のメモリ・チップにアドレス・ラインがつながってい
るようなメモリ・システムである。
のは、許容可能なデータ・ビット・エラーの数よりも多
数のメモリ・チップにアドレス・ラインがつながってい
るようなメモリ・システムである。
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、及び第１Ｅ
図は夫々本発明のテスト方法の一実施例を示すフロチャ
ート。 第２Ａ図及び第２Ｂ図は夫々前記実施例が適用されるメ
モリ・カードの内部構造を示すブロック図。 第３図は前記実施例が適用されるアドレス・ラインのビ
ット構造を示すブロック図。 第４図は前記実施例が適用されるメモリ・システムとメ
モリ制御プロセッサとの接続関係を示すブロック図であ
る。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名） 第１Ｂ図 第１Ｅ図
図は夫々本発明のテスト方法の一実施例を示すフロチャ
ート。 第２Ａ図及び第２Ｂ図は夫々前記実施例が適用されるメ
モリ・カードの内部構造を示すブロック図。 第３図は前記実施例が適用されるアドレス・ラインのビ
ット構造を示すブロック図。 第４図は前記実施例が適用されるメモリ・システムとメ
モリ制御プロセッサとの接続関係を示すブロック図であ
る。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 １） 次 生（外１名） 第１Ｂ図 第１Ｅ図
Claims (3)
- （１）アドレス・ラインの障害をテストする方法であつ
て、 第１のビット・パターンを第１のメモリ・ワードとして
、１及び０のいずれか一方のビット値にされたテスト対
象アドレス・ラインを含むアドレス中に書込むステップ
と、 第２のビット・パターンを第２のメモリ・ワードとして
、１及び０のいずれか他方のビット値にされた前記テス
ト対象アドレス・ラインを含むアドレス中に書込むステ
ップと、 前記両アドレスからデータを読出すステップと、永続誤
りを構成するビット誤りが予め定めた数だけ存在するか
否かを検査するステップと、アドレス中の各ビット位置
について前述の各ステップを繰り返すステップと、 前記第１のビット・パターンを第２のメモリ・ワードと
して前記第２のステップで書込んだアドレス中に書込む
ステップと、 前記第２のビット・パターンを第１のメモリ・ワードと
して前記第１のステップで書込んだアドレス中に書込む
ステップと、 前記両アドレスからデータを読出すステップと、永続誤
りを構成するビット誤りが予め定めた数だけ存在するか
否かを検査するステップと、アドレス中の各ビット位置
について前述の各ステップを繰り返すステップと、 を含むアドレス・ライン・テスト方法。 - （２）前記第１のビット・パターンは全ビット位置の値
が０のパターンであり、前記第２のビット・パターンは
全ビット位置の値が１のパターンである第（１）項記載
のアドレス・ライン・テスト方法。 - （３）永続誤りを構成するビット誤りの予め定めた数が
、複数カード記憶装置中の各カードにつき６個である第
（１）項記載のアドレス・ライン・テスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/014,749 US4891811A (en) | 1987-02-13 | 1987-02-13 | Efficient address test for large memories |
| US014749 | 1987-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202000A true JPS63202000A (ja) | 1988-08-22 |
| JP2519286B2 JP2519286B2 (ja) | 1996-07-31 |
Family
ID=21767473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027818A Expired - Lifetime JP2519286B2 (ja) | 1987-02-13 | 1988-02-10 | アドレス・ライン・テスト方法 |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4891811A (ja) |
| EP (1) | EP0281740B1 (ja) |
| JP (1) | JP2519286B2 (ja) |
| KR (1) | KR920001104B1 (ja) |
| CN (1) | CN1008848B (ja) |
| AT (1) | ATE83331T1 (ja) |
| AU (1) | AU597140B2 (ja) |
| BR (1) | BR8800244A (ja) |
| CA (1) | CA1291269C (ja) |
| DE (1) | DE3876459T2 (ja) |
| ES (1) | ES2036223T3 (ja) |
| GB (1) | GB2201016B (ja) |
| HK (1) | HK35392A (ja) |
| SG (1) | SG110891G (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073891A (en) * | 1990-02-14 | 1991-12-17 | Intel Corporation | Method and apparatus for testing memory |
| US5555249A (en) * | 1991-09-18 | 1996-09-10 | Ncr Corporation | Non-destructive memory testing in computers |
| US5469443A (en) * | 1993-10-01 | 1995-11-21 | Hal Computer Systems, Inc. | Method and apparatus for testing random access memory |
| US5479413A (en) * | 1994-06-06 | 1995-12-26 | Digital Equipment Corporation | Method for testing large memory arrays during system initialization |
| US5539878A (en) * | 1995-06-16 | 1996-07-23 | Elonex Technologies, Inc. | Parallel testing of CPU cache and instruction units |
| US20020091965A1 (en) * | 2000-12-22 | 2002-07-11 | Mark Moshayedi | System and method for early detection of impending failure of a data storage system |
| US6842867B2 (en) | 2001-01-26 | 2005-01-11 | Dell Products L.P. | System and method for identifying memory modules having a failing or defective address |
| US7149941B2 (en) | 2002-04-30 | 2006-12-12 | International Business Machines Corporation | Optimized ECC/redundancy fault recovery |
| US7308621B2 (en) | 2002-04-30 | 2007-12-11 | International Business Machines Corporation | Testing of ECC memories |
| US7085973B1 (en) * | 2002-07-09 | 2006-08-01 | Xilinx, Inc. | Testing address lines of a memory controller |
| JP4299558B2 (ja) * | 2003-03-17 | 2009-07-22 | 株式会社ルネサステクノロジ | 情報記憶装置および情報処理システム |
| CN1791942B (zh) * | 2003-05-22 | 2010-10-13 | Nxp股份有限公司 | 测试ram地址解码器的电阻性开路缺陷 |
| US8230275B2 (en) * | 2005-05-26 | 2012-07-24 | Hewlett-Packard Development Company, L.P. | Use of parity bits to detect memory installation defects |
| JP4312818B2 (ja) * | 2005-11-14 | 2009-08-12 | 三菱電機株式会社 | メモリ診断装置 |
| US7609561B2 (en) * | 2006-01-18 | 2009-10-27 | Apple Inc. | Disabling faulty flash memory dies |
| CN100445963C (zh) * | 2007-02-15 | 2008-12-24 | 华为技术有限公司 | 一种实现高可靠性空闲链表的方法及装置 |
| EP2063432B1 (de) * | 2007-11-15 | 2012-08-29 | Grundfos Management A/S | Verfahren zum Prüfen eines Arbeitsspeichers |
| DE102010027287A1 (de) * | 2010-07-16 | 2012-01-19 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum prüfen eines Hauptspeichers eines Prozessors |
| US9189313B2 (en) * | 2012-08-27 | 2015-11-17 | Kabushiki Kaisha Toshiba | Memory system having NAND-type flash memory and memory controller with shift read controller and threshold voltage comparison module |
| CN104425040A (zh) * | 2013-08-23 | 2015-03-18 | 辉达公司 | 用于测试存储器的方法和系统 |
| CN113777911B (zh) * | 2021-10-09 | 2023-06-02 | 中国北方车辆研究所 | 一种基于地址编码的控制器复合防错方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4846228A (ja) * | 1971-10-13 | 1973-07-02 | ||
| JPS5634198A (en) * | 1979-08-27 | 1981-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Releaving method of deficient bit of semiconductor memory |
| JPS5651678A (en) * | 1979-10-03 | 1981-05-09 | Nippon Telegr & Teleph Corp <Ntt> | Testing method for memory element and pattern generator for test |
| JPS5769599A (en) * | 1980-10-17 | 1982-04-28 | Fujitsu Ltd | Checking method of memory device |
| JPS59180898A (ja) * | 1983-03-31 | 1984-10-15 | Hitachi Ltd | 不良ビット救済方法 |
| JPS61137300A (ja) * | 1984-12-06 | 1986-06-24 | Sony Tektronix Corp | メモリ検査方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3727039A (en) * | 1971-08-02 | 1973-04-10 | Ibm | Single select line storage system address check |
| NL7416755A (nl) * | 1974-12-23 | 1976-06-25 | Philips Nv | Werkwijze en inrichting voor het testen van een digitaal geheugen. |
| US4100403A (en) * | 1977-04-25 | 1978-07-11 | International Business Machines Corporation | Method and means for discriminating between systematic and noise-induced error in data extracted from word organized memory arrays |
| DD148268A1 (de) * | 1979-12-21 | 1981-05-13 | Haupt Wolf Dieter | Schaltungsanordnung zur blockweisen pruefung von hauptspeichern |
| US4429389A (en) * | 1981-05-26 | 1984-01-31 | Burroughs Corporation | Test pattern address generator |
| EP0088916B1 (de) * | 1982-03-15 | 1985-11-21 | Siemens-Albis Aktiengesellschaft | Schaltungsanordnung zum Prüfen von elektrischen, insbesondere elektronischen Einrichtungen |
| GB8401806D0 (en) * | 1984-01-24 | 1984-02-29 | Int Computers Ltd | Data storage apparatus |
| US4757503A (en) * | 1985-01-18 | 1988-07-12 | The University Of Michigan | Self-testing dynamic ram |
| US4715034A (en) * | 1985-03-04 | 1987-12-22 | John Fluke Mfg. Co., Inc. | Method of and system for fast functional testing of random access memories |
| JPS61278992A (ja) * | 1985-06-04 | 1986-12-09 | Toppan Moore Co Ltd | 故障検査機能を備えたｉｃカ−ド |
| US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
-
1987
- 1987-02-13 US US07/014,749 patent/US4891811A/en not_active Expired - Fee Related
- 1987-08-17 GB GB8719405A patent/GB2201016B/en not_active Expired - Fee Related
-
1988
- 1988-01-07 CA CA000556026A patent/CA1291269C/en not_active Expired - Fee Related
- 1988-01-18 AU AU10356/88A patent/AU597140B2/en not_active Ceased
- 1988-01-22 ES ES198888100944T patent/ES2036223T3/es not_active Expired - Lifetime
- 1988-01-22 AT AT88100944T patent/ATE83331T1/de not_active IP Right Cessation
- 1988-01-22 EP EP88100944A patent/EP0281740B1/en not_active Expired - Lifetime
- 1988-01-22 DE DE8888100944T patent/DE3876459T2/de not_active Expired - Fee Related
- 1988-01-25 BR BR8800244A patent/BR8800244A/pt unknown
- 1988-02-01 CN CN88100490A patent/CN1008848B/zh not_active Expired
- 1988-02-10 JP JP63027818A patent/JP2519286B2/ja not_active Expired - Lifetime
- 1988-02-12 KR KR1019880001348A patent/KR920001104B1/ko not_active IP Right Cessation
-
1991
- 1991-12-31 SG SG1108/91A patent/SG110891G/en unknown
-
1992
- 1992-05-21 HK HK353/92A patent/HK35392A/xx unknown
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4846228A (ja) * | 1971-10-13 | 1973-07-02 | ||
| JPS5634198A (en) * | 1979-08-27 | 1981-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Releaving method of deficient bit of semiconductor memory |
| JPS5651678A (en) * | 1979-10-03 | 1981-05-09 | Nippon Telegr & Teleph Corp <Ntt> | Testing method for memory element and pattern generator for test |
| JPS5769599A (en) * | 1980-10-17 | 1982-04-28 | Fujitsu Ltd | Checking method of memory device |
| JPS59180898A (ja) * | 1983-03-31 | 1984-10-15 | Hitachi Ltd | 不良ビット救済方法 |
| JPS61137300A (ja) * | 1984-12-06 | 1986-06-24 | Sony Tektronix Corp | メモリ検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0281740A3 (en) | 1990-05-09 |
| CA1291269C (en) | 1991-10-22 |
| EP0281740B1 (en) | 1992-12-09 |
| GB2201016B (en) | 1991-03-13 |
| EP0281740A2 (en) | 1988-09-14 |
| GB8719405D0 (en) | 1987-09-23 |
| BR8800244A (pt) | 1988-08-30 |
| DE3876459D1 (de) | 1993-01-21 |
| KR920001104B1 (ko) | 1992-02-01 |
| CN88100490A (zh) | 1988-08-24 |
| SG110891G (en) | 1992-02-14 |
| AU1035688A (en) | 1988-08-18 |
| JP2519286B2 (ja) | 1996-07-31 |
| KR880010362A (ko) | 1988-10-08 |
| AU597140B2 (en) | 1990-05-24 |
| GB2201016A (en) | 1988-08-17 |
| DE3876459T2 (de) | 1993-06-09 |
| CN1008848B (zh) | 1990-07-18 |
| ES2036223T3 (es) | 1993-05-16 |
| ATE83331T1 (de) | 1992-12-15 |
| HK35392A (en) | 1992-05-29 |
| US4891811A (en) | 1990-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63202000A (ja) | アドレス・ライン・テスト方法 | |
| US5267242A (en) | Method and apparatus for substituting spare memory chip for malfunctioning memory chip with scrubbing | |
| KR100337218B1 (ko) | 스크루빙 및 스페어링을 향상시킨 컴퓨터 램 메모리 시스템 | |
| EP2311043B1 (en) | Method and apparatus for repairing high capacity/high bandwidth memory devices | |
| US7599235B2 (en) | Memory correction system and method | |
| US5659678A (en) | Fault tolerant memory | |
| US6397357B1 (en) | Method of testing detection and correction capabilities of ECC memory controller | |
| US5537425A (en) | Parity-based error detection in a memory controller | |
| US8296639B2 (en) | Method and apparatus for detecting communication errors on a bus | |
| EP1255197B1 (en) | System and method for correcting soft errors in random access memory devices | |
| US20020144210A1 (en) | SDRAM address error detection method and apparatus | |
| JPH02278449A (ja) | フオールト・トレラント・メモリ・システム | |
| JPH04277848A (ja) | メモリフォルトマッピング装置、検出エラーのマッピング方法及びマルチパスメモリフォルトマッピング装置 | |
| JPH10283274A (ja) | メモリをテストするための方法および装置 | |
| JPS59162700A (ja) | ダイナミツクメモリを有するコンピユ−タシステム | |
| US4251863A (en) | Apparatus for correction of memory errors | |
| US7293221B1 (en) | Methods and systems for detecting memory address transfer errors in an address bus | |
| US5357521A (en) | Address sensitive memory testing | |
| JP3748117B2 (ja) | 鏡像化メモリ用エラー検出システム | |
| JPS6391764A (ja) | パリティ・チェック機能を有するメモリ・システム | |
| EP0533608A2 (en) | Method and apparatus for ensuring the recoverability of vital data in a data processing system | |
| US6795938B2 (en) | Memory access controller with response faking | |
| JP2513615B2 (ja) | Ｅｃｃ回路付記憶装置 | |
| JPH05216778A (ja) | メモリサブシステム | |
| EP0652568A1 (en) | Memory card tester |