JPS59180898A - 不良ビット救済方法 - Google Patents
不良ビット救済方法Info
- Publication number
- JPS59180898A JPS59180898A JP58053972A JP5397283A JPS59180898A JP S59180898 A JPS59180898 A JP S59180898A JP 58053972 A JP58053972 A JP 58053972A JP 5397283 A JP5397283 A JP 5397283A JP S59180898 A JPS59180898 A JP S59180898A
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- Japan
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- lines
- spare
- relief
- defective
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、予備のワード線、データ線（以下、両者を総
称するときはラインという。）を搭載したＩＣ（集積回
路）メモリについて、不良ビットが存在するラインを正
常な予備のラインと交換し、そのＩＣメモリを良品とし
て使用しうるように与るための不良ビット救済方式に関
するものである。
称するときはラインという。）を搭載したＩＣ（集積回
路）メモリについて、不良ビットが存在するラインを正
常な予備のラインと交換し、そのＩＣメモリを良品とし
て使用しうるように与るための不良ビット救済方式に関
するものである。
この種の従来の不良ビット救済方式は、−例として、Ｉ
Ｃメモリのテスト結果に従い、不良ビットの多いライン
から順次に予備のラインを割り当てるようにしていた。
Ｃメモリのテスト結果に従い、不良ビットの多いライン
から順次に予備のラインを割り当てるようにしていた。
このような、従来方式は、ＩＣメモリ内の不良ビットの
全体分布を全く考慮してぃなかったので、その分布によ
っては限られた予備のラインが不足する場合があり、確
実な不良ビット救済が困難であった。捷た、それを確実
化するのに予備のラインを増加すると、デバイスが大形
化するとともに不経済となってしまうという問題があっ
た。
全体分布を全く考慮してぃなかったので、その分布によ
っては限られた予備のラインが不足する場合があり、確
実な不良ビット救済が困難であった。捷た、それを確実
化するのに予備のラインを増加すると、デバイスが大形
化するとともに不経済となってしまうという問題があっ
た。
本発明の目的は、上記した従来技術の欠点をなくし、Ｉ
Ｃメモリについて少ない予備ラインで不良ビットが存在
するラインを確実に交換することができる不良ビット救
済方式を提供することにある。
Ｃメモリについて少ない予備ラインで不良ビットが存在
するラインを確実に交換することができる不良ビット救
済方式を提供することにある。
本発明に係る不良ビット救済方式の構成は、予備ライン
を有するＩＣメモリについて、そのテスト結果に基づき
、救済確定とすべき所定の不良ビット数以上のラインの
アドレス情報と上記所定の不良ビット数未満のラインに
係る圧縮メモリマトリクスとを作成する不良情報圧縮処
理をし、その圧縮メモリマトリクスを部分マトリクスに
分解し、前もって定められた予備ラインの割当て条件に
基づく部分マトリクス解析テーブルによって救済候補解
を決定する予備ライン割当て処理をし、上記の救済確定
アドレス情報および救済候補解の組合せの中から予備の
ワード線およびデータ線が各所定数以下となるものをリ
ストアツブし、前もって定められた救済条件テーブルに
基づいて救済群を決定する処理を行うようにしたもので
ある。
を有するＩＣメモリについて、そのテスト結果に基づき
、救済確定とすべき所定の不良ビット数以上のラインの
アドレス情報と上記所定の不良ビット数未満のラインに
係る圧縮メモリマトリクスとを作成する不良情報圧縮処
理をし、その圧縮メモリマトリクスを部分マトリクスに
分解し、前もって定められた予備ラインの割当て条件に
基づく部分マトリクス解析テーブルによって救済候補解
を決定する予備ライン割当て処理をし、上記の救済確定
アドレス情報および救済候補解の組合せの中から予備の
ワード線およびデータ線が各所定数以下となるものをリ
ストアツブし、前もって定められた救済条件テーブルに
基づいて救済群を決定する処理を行うようにしたもので
ある。
以′下、本発明の実施例を図に基づいて説明する。
第１図は、本発明に係る不良ビット救済方式の一実施例
が適用されるメモリテストシステムの構成図、第２図は
、その不良情報圧縮処理の手順図、第３図は、同予備ラ
イン割当て処理の手順図、第４図は、同部分マトリクス
解析テーブルの説明図、第５図は、同救済解決定処理の
手順図、第６図は、同救済条件テーブルの説明図である
。
が適用されるメモリテストシステムの構成図、第２図は
、その不良情報圧縮処理の手順図、第３図は、同予備ラ
イン割当て処理の手順図、第４図は、同部分マトリクス
解析テーブルの説明図、第５図は、同救済解決定処理の
手順図、第６図は、同救済条件テーブルの説明図である
。
ここで、１は、制御・処理装置、２は、メモリテスタ、
３，４は、ゲート、５ば、比較器、６は、不良情報解析
メモリ、７は、不良情報圧縮装置、８は、救済条件テー
ブル、９は、不良ビット救済処理装置、１０は、被テス
トのＩＣメモリである。
３，４は、ゲート、５ば、比較器、６は、不良情報解析
メモリ、７は、不良情報圧縮装置、８は、救済条件テー
ブル、９は、不良ビット救済処理装置、１０は、被テス
トのＩＣメモリである。
まず、本方式におけるメモリテストの概要説明をする。
制御・処理装置１は、メモリテスタ２に対して起動信号
を送出する。
を送出する。
これにより、メモリテスタ２は、被テストのＩＣメモリ
１０に対して、まず、データの書込みを行う。このとき
、ゲート３，４は切替信号によって書込みモードとなっ
ており、不良情報メモリ６には何も取り込まれないよう
になっている。
１０に対して、まず、データの書込みを行う。このとき
、ゲート３，４は切替信号によって書込みモードとなっ
ており、不良情報メモリ６には何も取り込まれないよう
になっている。
次に、メモリテスタ２は、ＩＣメモリ１０の内容をチェ
ックする。すなわち、ゲート３，４を読出しモードに切
り替え、工Ｃメモリ１０および不良情報解析メモリ６に
同一アドレス指定をするとともに、読出し期待値を出力
し、比較器５は、それをＩＣメモリ１０の出力する読出
データと比較し、そのテスト結果を不良情報解析メモリ
６に書き込む。不良のある場所には１″が、正常な場所
には”０″′が記憶される。この処理を終了すると、メ
モリテスタ２は、制御・処理装置１に対して終了信号を
返送する。
ックする。すなわち、ゲート３，４を読出しモードに切
り替え、工Ｃメモリ１０および不良情報解析メモリ６に
同一アドレス指定をするとともに、読出し期待値を出力
し、比較器５は、それをＩＣメモリ１０の出力する読出
データと比較し、そのテスト結果を不良情報解析メモリ
６に書き込む。不良のある場所には１″が、正常な場所
には”０″′が記憶される。この処理を終了すると、メ
モリテスタ２は、制御・処理装置１に対して終了信号を
返送する。
次に、メモリテスタ２から終了信号を受けた制御・処理
装置１は、不良情報圧縮装置７に対して起動信号を送出
する。この起動によって不良情報圧縮装置７が行う処理
を第２図によって説明する。
装置１は、不良情報圧縮装置７に対して起動信号を送出
する。この起動によって不良情報圧縮装置７が行う処理
を第２図によって説明する。
仮に、メモリビットマトリクスが１２Ｘ１２のＩＣメモ
リ１０をテストしたものとする。この結果、第２図の入
力部で示した不良ビット分布が得られたものとする。
リ１０をテストしたものとする。この結果、第２図の入
力部で示した不良ビット分布が得られたものとする。
このメモリテストマ） ｌ）クスの内容について各ライ
ンごとの不良ビット数が計算される。そして、その数が
３個以上のラインのアドレスを救済確定アドレス情報と
して、また、残りの不良ビット情報を圧縮メモリビット
マトリクスとして出力する。
ンごとの不良ビット数が計算される。そして、その数が
３個以上のラインのアドレスを救済確定アドレス情報と
して、また、残りの不良ビット情報を圧縮メモリビット
マトリクスとして出力する。
この時、その圧縮メモリビットマトリクスに含まれる不
良ビット総数の」二限を所定数（例えば８個）に設定し
ておく。これ以上の不良ビットを含む場合は、不良ビッ
ト数が多過ぎるので、救済しないものとしておく。この
処理が終了すると、不良情報圧縮装置７ば、制御・処理
装置１に対して終了信号を返送する。
良ビット総数の」二限を所定数（例えば８個）に設定し
ておく。これ以上の不良ビットを含む場合は、不良ビッ
ト数が多過ぎるので、救済しないものとしておく。この
処理が終了すると、不良情報圧縮装置７ば、制御・処理
装置１に対して終了信号を返送する。
不良情報圧縮装置７から終了信号を受けた制御・処理装
置１は、これらの情報、すなわち、救済確定アドレス情
報および圧縮メモリビットマトリクスを取り込む。その
後に、圧縮メモリビットマトリクスに対し、予備のデー
タ線、ワード線の割当て処理を行う。この処理を第３図
によって説明する。
置１は、これらの情報、すなわち、救済確定アドレス情
報および圧縮メモリビットマトリクスを取り込む。その
後に、圧縮メモリビットマトリクスに対し、予備のデー
タ線、ワード線の割当て処理を行う。この処理を第３図
によって説明する。
これは、まず対角線上に不良ビット部分を集め部分マト
リクスとする。そして、それぞれ独立に予備ラインの割
当てを行う。この予備ラインの割当ては、解析テーブル
を用いて高速に行うことができる。すなわち、各ライン
上に不良ビットが２個以下で不良ビット総数が高々８個
の圧縮マトリクス内に存在する部分マトリクスは、第４
図（ａ）に示す１５個しか存在しない。したがって、そ
れぞれに対し、予備のデータ線、ワード線番２本以内と
いう制約を設けると、同図（ｂ）に示すように、予備ラ
インの割当ては、高々、３通りとなり、プログラム処理
でも容易に実現することができる。
リクスとする。そして、それぞれ独立に予備ラインの割
当てを行う。この予備ラインの割当ては、解析テーブル
を用いて高速に行うことができる。すなわち、各ライン
上に不良ビットが２個以下で不良ビット総数が高々８個
の圧縮マトリクス内に存在する部分マトリクスは、第４
図（ａ）に示す１５個しか存在しない。したがって、そ
れぞれに対し、予備のデータ線、ワード線番２本以内と
いう制約を設けると、同図（ｂ）に示すように、予備ラ
インの割当ては、高々、３通りとなり、プログラム処理
でも容易に実現することができる。
さて、第３図に戻り、部分マ） リクス■に対しては３
通り、同■に対しては２通りの予備ライン割当てが可能
であるので、これらの線形結合のうちから予備のデータ
線、ワード線が各２本以内のものを選び、救済候補解と
する。このような救済候補解は、予備のデータ線２本、
予備のワード線２本という条件のもとで、すべての解を
リストアツブしている。この救済候補解をリストアツブ
したところで救済解決定処理を行う。
通り、同■に対しては２通りの予備ライン割当てが可能
であるので、これらの線形結合のうちから予備のデータ
線、ワード線が各２本以内のものを選び、救済候補解と
する。このような救済候補解は、予備のデータ線２本、
予備のワード線２本という条件のもとで、すべての解を
リストアツブしている。この救済候補解をリストアツブ
したところで救済解決定処理を行う。
救済解決定処理を第５図によって説明する。
本処理は、不良情報圧縮処理で求めた救済確定アドレス
情報と救済候補解とを入力とし、救済解を出力とするも
のである。
情報と救済候補解とを入力とし、救済解を出力とするも
のである。
まず、救済確定アドレス情報と救済候補解との組合せの
中から、予備のデータ線、ワード線が２本以下のものを
リストアツブする。このリストアツブをされたものに対
して救済禁止条件および救済推奨条件の判定をする。こ
の条件は、救済条件テーブル８に格納されており、制御
・処理装置１が参照するもので、その内容も自由に設定
可能である。これを第６図に示す。その（ａ）は救済条
件のテーブルであり、不良ビットが隣接していること、
または全ビット不良ラインが交差していること等の条件
である。これらの各条件は、チェックするか否かのフラ
グを持っており、その時々のプロセスの状態に対応して
自由に設定可能である。
中から、予備のデータ線、ワード線が２本以下のものを
リストアツブする。このリストアツブをされたものに対
して救済禁止条件および救済推奨条件の判定をする。こ
の条件は、救済条件テーブル８に格納されており、制御
・処理装置１が参照するもので、その内容も自由に設定
可能である。これを第６図に示す。その（ａ）は救済条
件のテーブルであり、不良ビットが隣接していること、
または全ビット不良ラインが交差していること等の条件
である。これらの各条件は、チェックするか否かのフラ
グを持っており、その時々のプロセスの状態に対応して
自由に設定可能である。
また、救済推奨条件テーブルを同図（ｂ）に示した。
この内容としては、予備のデータ線を優先して使用する
などがあり、例えば予備のデータ線、ワード線が（２，
１）、（１，２）のどちらも救済解としてリストアツブ
されている場合には、（２゜１）を選ぶべきことを意味
するっ・このように、第５図の処理では、救済禁止条件
に違反するものもなく、捷だ救済推奨条件もチェックさ
れた後に、図示の救済解が出力される。
などがあり、例えば予備のデータ線、ワード線が（２，
１）、（１，２）のどちらも救済解としてリストアツブ
されている場合には、（２゜１）を選ぶべきことを意味
するっ・このように、第５図の処理では、救済禁止条件
に違反するものもなく、捷だ救済推奨条件もチェックさ
れた後に、図示の救済解が出力される。
このようにして求められた救済解は、不良ビット救済処
理装置９に救済アドレスとしてセットされる。そして、
制御−処理装置１から起動信号が送出されると、不良ビ
ット救済処理装置９は、ＩＣメモリ１０に対して救済処
理を実行する。救済処理が終了すると、制御・処理装置
１に対して終了信号を返送する。
理装置９に救済アドレスとしてセットされる。そして、
制御−処理装置１から起動信号が送出されると、不良ビ
ット救済処理装置９は、ＩＣメモリ１０に対して救済処
理を実行する。救済処理が終了すると、制御・処理装置
１に対して終了信号を返送する。
制御・処理装置１は、次のＩＣメモリ１０に対し、同様
な処理を繰り返して行う。
な処理を繰り返して行う。
以上、詳細に説明したように、本発明によれば、少ない
予備ラインで確実に不良ラインを救済することができる
ので、ＩＣメモリ製造の歩留り向上。
予備ラインで確実に不良ラインを救済することができる
ので、ＩＣメモリ製造の歩留り向上。
効率向上に顕著な効果が得られる。
第１図は、本発明に係る不良ビット救済方式の一実施例
が適用されるメモリテストシステムの構成図、第２図は
、その不良情報圧縮処理の手順図、第３図は、同予備ラ
イン割当て処理の手順図、第４図は、同部分マトリクス
解析テーブルの説明図、第５図は、同救済解決定処理の
手順図、第６図は、同救済条件テーブルの説明図である
。 １・・・制御・処理装置、２・・・メモリテスタ、３，
４・・・ゲート、５・・・比較器、６・・・不良情報解
析メモリ、７・・・不良情報圧縮装置、８・・・救済条
件テーブル、９・・・不良ビット救済処理装置、１０・
・・ＩＣメモリ。 代理人 弁理士 福田幸作 （ほか１名） ＄乙 Ｃつ （ｂ）
が適用されるメモリテストシステムの構成図、第２図は
、その不良情報圧縮処理の手順図、第３図は、同予備ラ
イン割当て処理の手順図、第４図は、同部分マトリクス
解析テーブルの説明図、第５図は、同救済解決定処理の
手順図、第６図は、同救済条件テーブルの説明図である
。 １・・・制御・処理装置、２・・・メモリテスタ、３，
４・・・ゲート、５・・・比較器、６・・・不良情報解
析メモリ、７・・・不良情報圧縮装置、８・・・救済条
件テーブル、９・・・不良ビット救済処理装置、１０・
・・ＩＣメモリ。 代理人 弁理士 福田幸作 （ほか１名） ＄乙 Ｃつ （ｂ）
Claims (1)
- １ 予備ラインを有するＩＣメモリについて、そのテス
ト結果に基づき、救済確定とすべき所定の不良ビット数
以上のラインのアドレス情報と上記所定の不良ビット数
未満のラインに係る圧縮メモリマトリクスとを作成する
不良情報圧縮処理をし、その圧縮メモリマトリクスを部
分マトリクスに分解し、前もって定められた予備ライン
の割当て条件に基づく部分マトリクス解析テーブルによ
って救済候補解を決定する予備ライン制光て処理を行い
、上記の救済確定゛アドレス情報および救済候補解の組
合せの中から予備のワード線およびデータ線が各所定数
以下となるものをリストアンプし、前もって定められた
救済条件テーブルに基づいて救済解決定処理を行うよう
にする不良ビット救済方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053972A JPS59180898A (ja) | 1983-03-31 | 1983-03-31 | 不良ビット救済方法 |
| US06/595,411 US4627053A (en) | 1983-03-31 | 1984-03-30 | Method of repairing semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053972A JPS59180898A (ja) | 1983-03-31 | 1983-03-31 | 不良ビット救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180898A true JPS59180898A (ja) | 1984-10-15 |
| JPH0241118B2 JPH0241118B2 (ja) | 1990-09-14 |
Family
ID=12957563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053972A Granted JPS59180898A (ja) | 1983-03-31 | 1983-03-31 | 不良ビット救済方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4627053A (ja) |
| JP (1) | JPS59180898A (ja) |
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Cited By (3)
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|---|---|---|---|---|
| JPS63202000A (ja) * | 1987-02-13 | 1988-08-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | アドレス・ライン・テスト方法 |
| JPS63239696A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 冗長回路付メモリの試験装置 |
| JPH0198197A (ja) * | 1987-10-09 | 1989-04-17 | Toshiba Corp | 半導体メモリの不良解析装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241118B2 (ja) | 1990-09-14 |
| US4627053A (en) | 1986-12-02 |
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