JPH08313591A - フェイルメモリ装置 - Google Patents

フェイルメモリ装置

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JPH08313591A
JPH08313591A JP7118249A JP11824995A JPH08313591A JP H08313591 A JPH08313591 A JP H08313591A JP 7118249 A JP7118249 A JP 7118249A JP 11824995 A JP11824995 A JP 11824995A JP H08313591 A JPH08313591 A JP H08313591A
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Abstract

(57)【要約】 【目的】 多ビットメモリのフェイルデータをビット圧
縮し、かつこれに対するマスクデータの生成を可能とす
る。 【構成】 ４ビットメモリの論理比較結果により得られ
たフェイルデータは端子２１1 乃至２１4 に入力され、
これらは圧縮回路２３のＡＮＤ−ＯＲ回路２７1乃至２
７4 に供給され、それぞれレジスタ２６1 乃至２６4 の
４ビット圧縮データとの論理積が取られ、その論理積の
出力の論理和がフェイルメモリ１７の入力ピン２２1 乃
至２２4 に入力される。フェイルメモリ１７の出力ピン
２３1 乃至２３4 からの読みだしデータはそれぞれ展開
回路２５のＡＮＤ−ＯＲ回路３１1乃至３１4 のＡＮＤ
回路に供給され、これらＡＮＤ−ＯＲ回路３１1 にはレ
ジスタ２６1 乃至２６4 の第１ビットが供給され、ＡＮ
Ｄ−ＯＲ回路３１2 乃至３１ 4 のＡＮＤ回路にはレジス
タ２６2 乃至２６4 の第２ビット乃至第４ビットが供給
され、ＡＮＤ−ＯＲ回路３１1 乃至３１4 の各ＡＮＤ回
路の出力はそれぞれＯＲ回路を通じて出力端子２４1 乃
至２４4 にマスクデータとして供給される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体メモリを試験
する装置に用いられ、試験結果、つまり被試験メモリの
出力と期待値データとを論理比較したフェイルデータを
データ圧縮してフェイルメモリに記憶することができ、
またフェイルメモリから読みだしたデータを論理比較結
果に対してマスクを行うマスクパターンとして使用する
ことができるフェイルメモリ装置に関する。
【０００２】
【従来の技術】図３に従来のフェイルメモリ装置を用い
た半導体メモリ試験装置を示す。タイミング発生器１１
よりのタイミング信号、いわゆるクロック信号はパター
ン発生器１２へ供給され、これよりアドレス、書き込み
用データ、制御信号などが波形成形回路１３へ供給さ
れ、これにより所定のレベル、所定波形とされ、また所
定タイミングとされて被試験メモリ１４へ供給され、そ
の供給されたアドレスにより指定されたセルに対し、供
給された制御信号に応じてデータの書き込み、または読
み出しが成される。被試験メモリ１４より読みだされた
データはパターン発生器１２よりの期待値データと論理
比較回路１５でビットごとに論理比較され、不一致が検
出されると誤りがあったとして不良データ、いわゆるフ
ェイルデータとして論理１を出力し、一致すれば良、つ
まりパスと判定されて論理０を出力する。論理比較回路
１５の各ビット出力はマスク回路１６においてフェイル
メモリ１７から読みだされたマスクパターンによりビッ
トごとに選択的にマスクされ、マスクされた場合は論理
比較回路１５の判定結果に係わらずパスとして出力す
る。
【０００３】この従来例においては、被試験メモリ１４
は４ビットデータを一度に書き込むことができ、また４
ビットデータを一度に読みだすことができる。このよう
にマルチビット（多ビット）メモリの場合は、論理比較
回路１５に各出力ビットと対応して４つの排他的論理和
回路が設けられ、またマスク回路１６にはそれぞれ対応
して４つのＡＮＤゲートが設けられている。この４つの
ＡＮＤゲートの出力はそのままフェイルメモリ１７に、
パターン発生器１２からの取り込みアドレスによりアド
レス指定されて書き込まれる。また、これら４つのビッ
トの比較結果について、そのいずれかにフェイルがあれ
はフェイルとして、いわゆるビット圧縮して書き込む場
合があり、その場合はマスク回路１６の４つのＡＮＤゲ
ートの出力がＯＲ回路１８で論理和が取られ、その出力
がマスク回路１６の１つのＡＮＤゲートの出力の替わり
にマルチプレクサ１９で選択されてフェイルメモリ１７
に入力される。フェイルメモリ１７としてビット幅可変
メモリが用いられ、フェイルメモリ１７の端子２０に圧
縮を示すデータが入力され、この例では４ビットデータ
が圧縮され、これによりビット幅が１ビットになり、か
つ深さ方向が４倍になる。
【０００４】半導体メモリの試験においては、１つの被
試験メモリ１４に対して色々な試験をするため、同一ア
ドレスについて何回も読み出しが行われ、その１回でも
フェイルが検出されるとそのものについては再びフェイ
ルとして書き込みをおこなうことなく、マスク回路１６
でマスクをする。つまりフェイルメモリ１７から読みだ
されたデータによってマスク回路１６のＡＮＤゲートの
対応するものが禁止制御される。フェルメモリ１７に試
験メモリ１４と同じ容量、つまりアドレス空間とビット
幅のいずれか同じであって、被試験メモリ１４でフェイ
ル、すなわち不良と判定されたセルのアドレスと同一の
フェイルメモリ１７のアドレス部分に１が書き込まれ
る。
【０００５】フェイルメモリ１７に取り込まれたフェイ
ル情報は、フェイル解析、すなわち被試験メモリ１４の
どの位置にフェイルがあったかを表示するフェイルビッ
トマップの作成や、リペア処理、つまり被試験メモリ１
４内に設けられた救済用冗長ラインを用いてフェイルビ
ットの救済をおこなうためなどに用いられる。このよう
に被試験メモリ１４の各ビット対応にフェイルメモリ１
７にフェイルデータを書き込む場合は、被試験メモリ１
４の容量が大きくなればこれに応じてフェイルメモリ１
７の容量も同じ大きさであって、大きな容量にする必要
があった。しかし１アドレスについて複数ビットのデー
タの書き込みや読み出しを行う、いわゆる多ビットメモ
リではフェイルビットの救済をおこなう救済用冗長ライ
ンは複数ビットごとに用意されている場合が多い。例え
ば１６ビットの多ビットメモリでは上位と下位のそれぞ
れ８ビットごとに、或いは偶数ビットと奇数ビットごと
にそれぞれ共通の救済用冗長ラインを設けることがしば
しばある。そこでフェイルメモリ１７をリペア処理に使
用する場合は、多ビットの被試験メモリ１４より読み出
された複数のデータビットに対する各論理比較結果を、
先に述べたようにＯＲ回路１８により論理和をとってフ
ェイルメモリ１７に取り組む。つまりフェイルデータを
圧縮して取り込むことが行われている。このようにする
とフェイルメモリ１７の容量を被試験メモリ１４のそれ
と同じだけ持つ必要がなく、これよりも少ない容量です
む。
【０００６】先に述べたように半導体メモリの試験はパ
ラメータを変更して種々の試験を行うのが一般であり、
１回フェイルが格納された部分については再びフェイル
が格納されないようにマスクデータでマスクする。この
ためフェイルデータを格納するための部分とマスクデー
タを発生する部分との２つの領域（ブロック）がフェイ
ルメモリに用いられていた。この場合におけるフェイル
データの格納とマスクデータの発生との処理の流れを図
４に示す。すなわち、まず最初の試験結果がパス、つま
り不良がない場合は次の試験に進み、フェイル、すなわ
ち不良がある場合にはフェイルメモリのブロック１にフ
ェイルデータを取り込む（Ｓ１）。そのブロック１に取
り込んだデータについてリペア解析をおこなって、発生
したフェイルが救済できるか否かの判定を行う（Ｓ
２）。その判定が救済できる結果であればブロック１に
取り込んだフェイルデータをパターン発生用のブロック
２にコピーし、その後ブロック１をクリアする（Ｓ
３）。判定結果が救済できない場合はそこで処理を終了
する。２回目以後の試験のときはそれ以前の試験におけ
るフェイルが発生したセルについての論理比較結果を常
にパス（良）として出力するためのマスクパターンをブ
ロック２から発生しながら論理比較結果をブロック１に
取り込む（Ｓ４）。この試験結果がパスのときは次の試
験に進み、フェイルのときはブロック１とブロック２の
記憶データの対応するビットの論理和を取ったデータを
ブロック１に書いて（Ｓ５）、そのデータに対してリペ
ア解析を行い（Ｓ６）、それまでの試験で発生したフェ
イルが救済できるか否かの判定をする。救済できるとき
はブロック１に取り込んだフェイルデータをマスクパタ
ーン用のブロック２にコピーし、その後ブロック１のフ
ェイルデータをクリアする（Ｓ７）。判定が救済できな
い場合は処理を終了する。以上の処理を試験項目回数だ
け繰り返す。
【０００７】
【発明が解決しようとする課題】以上述べた従来のフェ
イルメモリ装置においては、被試験メモリの各セル（ビ
ット）対応にフェイルメモリにフェイルデータを書き込
む場合にはマスクパターンを発生することができるが、
先に述べたように複数の論理比較結果の論理和を取って
データ圧縮してフェイルメモリに書き込む場合について
は、対応するマスクパターンを発生することができなか
った。
【０００８】
【課題を解決するための手段】この発明によれば圧縮デ
ータがレジスタに入力され、そのデータに応じてｎ個の
入力端子よりのフェイルデータ中の任意の複数を圧縮し
てフェイルメモリへ供給する圧縮回路と、フェイルメモ
リから読みだされたｎビットのデータを上記レジスタの
圧縮データに応じてｎ個の出力端子へ展開する展開回路
とが設けられる。
【０００９】圧縮データが格納されるレジスタは、ｎ個
の各端子に対応してｎビットのレジスタがｎ個設けら
れ、圧縮回路においては第ｉレジスタ（ｉ＝１，２，‥
‥，ｎ）の第１乃至第ｎビット出力と第１乃至第ｎ入力
端子よりの入力との論理積をそれぞれ取り、その各論理
積の結果の論理和を取ってフェイルメモリの第ｉ入力ピ
ンへ供給する第ｉ入力ＡＮＤ−ＯＲ回路で構成される。
また上記展開回路はフェイルメモリの第１乃至第ｎ出力
ピンの出力と、第１乃至第ｎレジスタの第ｊビット出力
（ｊ＝１，２，‥‥，ｎ）との各論理積がそれぞれ取ら
れ、これら論理積の結果の論理和を第ｊ出力端子へ供給
する第ｊ出力ＡＮＤ−ＯＲ回路で構成される。
【００１０】
【実施例】図１にこの発明の実施例を示す。この実施例
は４ビットメモリ、つまり４ビットのデータを書き込
み、また読みだすことができる被試験メモリに対する論
理比較結果であるフェイルデータを格納したり、マスク
パターンを発生するフェイルメモリ装置に適用した場合
である。従って入力端子としては４つの入力端子２１ 1
乃至２１4 が設けられ、これら入力端子とフェイルメモ
リ１７の４つの入力ピン２２1 乃至２２4 との間に圧縮
回路３０が設けられ、またフェイルメモリ１７の出力ピ
ン２３1 乃至２３4 と出力端子ピン２４1 乃至２４4 と
の間に展開回路２５が設けられる。さらに各４つの端子
２１1 乃至２１4 と対応してレジスタ２６1 乃至２６4
が設けられ、これらレジスタ２６1 乃至２６4 は４ビッ
トレジスタであって４ビットの圧縮データがそれぞれ格
納される。この圧縮データに応じて入力端子２１1 乃至
２１4 よりの任意の複数のデータを圧縮することができ
る。このデータ圧縮には圧縮０、つまりデータ圧縮しな
いことを示す圧縮データも含まれている。
【００１１】圧縮回路３０は各入力端子２１1 乃至２１
4 と対応して４つのＡＮＤ−ＯＲ回路２７1 乃至２７4
が設けられて構成される。これらＡＮＤ−ＯＲ回路２７
1 乃至２７4 は、例えば２７1 について述べるように、
各入力端子２１1 乃至２１4よりのデータと対応するレ
ジスタ２６1 の第１乃至第４ビット出力との論理積がそ
れぞれＡＮＤ回路２８11乃至２８14で取られ、これら論
理積の出力がＯＲ回路２９1 に供給され、ＯＲ回路２８
1 の出力がＡＮＤ−ＯＲ回路２７1 の出力とされる。同
様にＡＮＤ−ＯＲ回路２７2 はフェイルデータとレジス
タ２６2 の圧縮データと論理積をとるＡＮＤ回路２８22
乃至２８24とＯＲ回路２９2 が設けられ、ＡＮＤ−ＯＲ
回路２７3 にはＡＮＤ回路２８31乃至２８34とＯＲ回路
２９3 が設けられ、ＡＮＤ−ＯＲ回路２７4 にはＡＮＤ
回路２８41乃至２８44とＯＲ回路２９4 が設けられる。
ＡＮＤ−ＯＲ回路２７1 乃至２７4 の出力がフェイルメ
モリ１７の入力ピン２２1 乃至２２4 へそれぞれ供給さ
れる。
【００１２】展開回路２５においてはＡＮＤ−ＯＲ回路
３１1 乃至３１4 が設けられる。ＡＮＤ−ＯＲ回路３１
1 においてはＡＮＤ回路３２11乃至３２14に出力ピン２
３1乃至２３4 の出力がそれぞれ供給されるとともにレ
ジスタ２６1 乃至２６4 の各第１ビット出力がそれぞれ
供給され、ＡＮＤ回路３２11乃至３２14の出力はＯＲ回
路３３1 に供給される。ＡＮＤ−ＯＲ回路３１2 におい
ては同様にＡＮＤ回路３２21乃至３２24が設けられ、こ
れらに出力ピン２３1 乃至２３4 の出力がそれぞれ供給
されるとともにレジスタ２６1 乃至２６4 の第２ビット
出力がそれぞれ供給され、ＡＮＤ回路３２21乃至３２24
の出力がＯＲ回路３３2 に供給される。同様にしてＡＮ
Ｄ−ＯＲ回路３１3 においてはＡＮＤ回路３２31乃至３
２34で出力ピン２３1 乃至２３4 の出力とレジスタ２６
1 乃至２６4 の第３ビット出力との論理積がそれぞれ取
られ、その出力がＯＲ回路３３3 に供給される。ＡＮＤ
−ＯＲ回路３１4 においてはＡＮＤ回路３２41乃至３２
44で出力ピン２３1 乃至２３4 の出力とレジスタ２６1
乃至２６4 の第４ビット出力との論理積がそれぞれ取ら
れ、その出力がＯＲ回路３３4 に供給される。ＯＲ回路
３３1 乃至３３4 の出力が出力端子２４1 乃至２４4 に
供給される。
【００１３】このように構成されているためレジスタ２
６1 乃至２６4 に設定する圧縮データに応じて入力端子
２１1 乃至２１4 のフェイルデータの任意の複数を圧縮
してフェイルメモリ１７へ供給することができる。例え
ば入力端子２１1 乃至２１4のフェイルデータの４ビッ
トを１ビットに圧縮してフェイルメモリ１７に取り込む
場合においては、レジスタ２６1 の圧縮データとしてそ
の４ビットの全てに１を格納し、その他のレジスタ２６
2 乃至２６4 の圧縮データとしてその各４ビットの全て
に０を格納する。従ってＡＮＤ−ＯＲ回路２７2 乃至２
７4 の出力は常に全て０が出力され、入力端子２１1 乃
至２１4 よりのフェイルデータの各ビットはＡＮＤ回路
２８11乃至２８14をそのまま通過してＯＲ回路２９1 で
論理和が取られ、つまり１ビットデータに圧縮されて、
フェイルメモリ１７の入力ピン２２1 に供給される。フ
ェイルメモリ１７は従来においてフェイルデータを圧縮
して格納する場合に用いるビット可変のフェイルメモリ
が用いられ、フェイルメモリ１７はその被試験メモリ１
４のデータビット数を示すデータが端子２０に入力さ
れ、この例ではビット幅４を示すデータが入力され、フ
ェイルメモリ１７はその各アドレスについての深さが４
倍とされる。つまりこのフェイルメモリ１７においては
ビット幅、すなわち入力ピン２２1 乃至２２4 は４つで
あり、この端子２０に与えられるビット幅が４であれば
各アドレスについてのメモリの深さは１ビットである
が、２ビット幅を示すデータが端子２０に入力されると
各アドレスについてのメモリの深さは２となり、１ビッ
ト幅を示すデータが入力されると各アドレスについての
深さが４ビットとなる。この例では端子２０に１ビット
幅を示すデータが入力され、入力端子２１1 乃至２１4
のフェイルデータの４ビットは１ビットに圧縮されてフ
ェイルメモリ１７に記憶される。
【００１４】このフェイルメモリ１７から読みだされた
データは展開回路２５によって、圧縮回路３０の圧縮と
対応して逆に出力端子２４1 乃至２４4 に展開される。
すなわちこの場合においては、フェイルメモリ１７から
の読み出されたデータは出力ピン２３1 より出力される
データのみが有効であって、その他の出力ピン２３2乃
至２３4 のデータは不定となっている。レジスタ２６1
の第１乃至第４ビット出力が全て１であって、これと出
力ピン２３1 よりのデータは論理積がＡＮＤ回路３
２11、３２21、３２31、３２41でそれぞれ取られ、その
結果がＯＲ回路３３ 1 乃至３３4 を通じて出力端子２４
1 乃至２４4 へ出力される。つまり出力ピン２３1 から
読みだされた１ビットデータが出力端子２４1 乃至２４
4 に分配出力される。展開回路２５におけるその他のＡ
ＮＤ回路はこれに供給されるレジスタ２６2 乃至２６4
よりのデータが０であるためその出力に影響されること
はない。従って出力ピン２３1 から読みだされたデータ
が出力端子２４1 乃至２４4 に展開されてそれぞれマス
クデータとしてマスク回路に供給されることになる。
【００１５】すなわち例えば、図２に示すように被試験
メモリ１４は４つの領域３７1 乃至３７4 があり、これ
ら各領域の同一アドレスのセルが同時に読みだされ、そ
れら４つの読みだされたデータの論理比較結果がそれぞ
れ入力端子２１1 乃至２１4へ供給され、これがビット
圧縮されてフェイルメモリ１７の対応アドレスに１ビッ
トとして格納される。図において黒丸印がフェイルがあ
ったビット（セル）を示す。従って例えばビット（セ
ル）３８1 と３８2 はそれぞれ領域３７1 と３７ 2 の同
一アドレスであって共にフェイルとなっているが、これ
はビット圧縮されて１ビットとされてフェイルメモリ１
７の対応セル３９に記憶される。このようにして格納さ
れたフェイルメモリ１７が読みだされると、その読みだ
された各１ビットデータが４分配されるため、フェイル
メモリ１７から読み出された１ビットのフェイルデータ
と対応するマスクデータは、各領域３７1 乃至３７4 の
前記フェイルデータが読み出されたアドレスと、同一ア
ドレスについての論理比較結果に対するマスクデータ４
１1 乃至４２2 が同時に発生する。従って図２中のフェ
イルメモリ１７の記憶内容の場合における各アドレスと
対応する領域３７1 乃至３７4 の各アドレスに対するマ
スクデータは図中の４１1 乃至４１4 のように、同一の
ものとなる。
【００１６】フェイルデータを圧縮しない場合はレジス
タ２６1 には第１ビットを１、その他を０とし、レジス
タ２６2 は第２ビットを１、その他を０とし、レジスタ
２６ 3 は第３ビットを１、その他を０とし、レジスタ２
６4 は第４ビットを１、その他を０とする圧縮データを
それぞれ格納すれば良いことは直ちに理解されよう。ま
た図１に示すように構成してあれば入力端子２１1 乃至
２１4 の任意の複数に付いてのデータを圧縮して任意の
１乃至複数の入力ピンに供給し、読みだされた出力ピン
のデータを圧縮時とは逆に展開することができることが
用意に理解されよう。また上述においては４ビットメモ
リについてこの発明の実施例を示したが、一般的にｎビ
ットメモリについて同様に構成することができる。
【００１７】
【発明の効果】以上述べたように、この発明によればレ
ジスタに圧縮データを格納し、その圧縮データによって
入力端子よりのフェイルデータを所望のようにビット圧
縮したり、しなかったりしてフェイルメモリに格納し、
各フェイルメモリから読みだされたデータは圧縮時とは
逆に展開回路によって展開される。従って救済用冗長ラ
インが複数のビットごとに用意されているメモリにおい
て救済ラインのグループごとにフェイルデータを圧縮し
て、これに対応してマスクデータを展開させることがで
きる。つまり救済ラインが同じグループのフェイルデー
タに対して同じマスクデータが発生されることになる。
【図面の簡単な説明】
【図１】この発明の実施例を示す論理回路図。
【図２】図１における４ビット圧縮時の被試験メモリの
フェイル状態とフェイルメモリ１７の格納状態と、その
フェイルメモリから読みだされるマスクパターンのアド
レス対応との例を示す図。
【図３】従来の半導体メモリ試験装置を示すブロック
図。
【図４】従来におけるフェイルデータの格納とマスクデ
ータの発生処理の手順を示す流れ図。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 被試験メモリよりの読み出しデータと期
    待値データとを論理比較し、その比較値をフェイルデー
    タとしてフェイルメモリに取り込み、そのフェイルメモ
    リを読みだしてマスクパターンを発生し、そのマスクパ
    ターンにより上記論理比較結果に係わらずパスとするよ
    うにしたフェイルメモリ装置において、上記フェイルメ
    モリとしてビット幅可変メモリが用いられ、 圧縮データが入力されるレジスタと、 上記圧縮データに応じてｎ個（ｎは２以上の整数）の入
    力端子に入力されたフェイルデータを任意の複数を圧縮
    して上記フェイルメモリへ供給する圧縮回路と、 上記フェイルメモリから読みだされたデータを上記レジ
    スタの圧縮データに応じてｎ個の出力端子へ展開して上
    記マスクパターンとして出力する展開回路とを具備する
    ことを特徴とするフェイルメモリ装置。
  2. 【請求項２】 上記レジスタとして上記ｎ個の第１乃至
    第ｎ入力端子のそれぞれにｎビットの第１乃至第ｎレジ
    スタが設けられ、 第ｉ（ｉ＝１，２，‥‥，ｎ）レジスタの第１乃至第ｎ
    ビット出力と、上記第１乃至第ｎ入力端子の入力との論
    理積をそれぞれ取り、その論理積結果の論理和を取り、
    その論理和出力を上記フェイルメモリの第ｉ入力ピンへ
    供給する第ｉ入力ＡＮＤ−ＯＲ回路により上記圧縮回路
    が構成され、 上記フェイルメモリの第１乃至第ｎ出力ピンの出力と、
    上記第１乃至第ｎレジスタの第ｊビット出力（ｊ＝１，
    ２，‥‥，ｎ）との各論理積を取り、これら論理積の結
    果の論理和を取り、その論理和出力を上記第ｊ出力端子
    へ供給する第ｊ出力ＡＮＤ−ＯＲ回路により上記展開回
    路が構成されていることを特徴とする請求項１記載のフ
    ェイルメモリ装置。
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