KR100878316B1 - 데이터 압축을 제어하는 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 데이터 압축 테스트 모드에서 리드 동작시, 복수의 뱅크의 각각 압축된 데이터가 상기 뱅크별로 서로 다른 글로벌 입출력 라인으로 로딩되도록 상기 뱅크와 대응되어 구비되는 복수의 압축부를 포함하는 데이터 압축 블록을 포함한다.
데이터, 압축, 테스트, 글로벌 입출력 라인

Description

데이터 압축을 제어하는 반도체 집적 회로{Semiconductor Integrated Circuit for Controlling Data Compression}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 데이터 압축을 제어하는 반도체 집적 회로에 관한 것이다.
일반적으로 반도체 집적 회로에 입력되는 외부 명령이 리드(read) 또는 라이트(write) 명령일 경우 이에 응답하여 뱅크들간의 공유 라인인 글로벌 입출력(GIO: Global Input Output) 라인을 구동시키며 데이터를 전송한다. 최근에는 신호선의 로딩을 줄이도록 라이트용 글로벌 입출력 라인과 리드용 글로벌 입출력 라인을 별도로 구비하기도 한다. 이때, 리드용 글로벌 입출력 라인은 컬럼 제어 신호에 의해 선택될 수 있다. 여기서, 컬럼 제어 신호는 리드 명령에 응답하여 활성화되어 컬럼계의 회로들을 구동시킬 수 있는 메인 신호(main signal)이다.
한편, 반도체 집적 회로의 고집적화에 따라 테스트에 소요되는 시간과 비용이 증가한다. 따라서, 테스트에 소용되는 시간과 비용을 감소시키도록 데이터 압축 테스트를 수행한다. 이러한 데이터를 압축하는 것은, 예를 들어 하프 뱅크(half bank) 단위로, 즉, 뱅크내에서 두 단위(unit)의 하프 뱅크 데이터를 압축하여 입출 력 핀으로 출력한다. 그러나, 테스트 모드의 리드 동작에 따라, 뱅크별 컬럼 제어 신호가 모두 활성화되어 어느 하나의 뱅크만 선택되는 것이 아니므로 모든 뱅크들간 공유된 글로벌 입출력 라인의 제어가 적절하지 않으면 데이터의 충돌이 발생할 수 있다.
본 발명의 기술적 과제는 테스트 모드시, 뱅크별 압축 테스트 정보가 실리는 글로벌 입출력 라인을 선택적으로 구동시키는 데이터 압축 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는 데이터 압축 테스트 모드에서 리드 동작시, 복수의 뱅크의 각각 압축된 데이터가 상기 뱅크별로 서로 다른 글로벌 입출력 라인으로 로딩되도록 상기 뱅크와 대응되어 구비되는 복수의 압축부를 포함하는 데이터 압축 블록을 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는 복수의 글로벌 입출력 라인을 서로 공유하는 복수의 뱅크 및 데이터 압축 테스트 모드에서 리드 동작시, 상기 각각의 뱅크별 압축된 데이터가 서로 다른 글로벌 입출력 라인으로 로딩되도록 공유된 상기 글로벌 입출력 라인 중 일부만 선택적으로 구동시키는 데이터 압축 블록을 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 복수의 글로벌 입출력 라인을 서로 공유하는 복수의 뱅크 및 데이터 압축 테스트 모드에서 리드 동작시, 상기 각각의 뱅크별 압축된 데이터가 서로 다른 글로벌 입출력 라인으로 로딩되도록 활성화되는 특정 제어 신호는 상 기 뱅크별로 동일하나, 상기 특정 제어 신호가 구동시키는 상기 글로벌 입출력 라인은 서로 다르도록 제어하는 데이터 압축 블록을 포함한다.
본 발명에 따르면 테스트 모드시 뱅크별 데이터 압축 정보를 포함하는 글로벌 입출력 라인을 선택적으로 구동시킬 수 있다. 즉, 제어 회로를 구비하여 데이터 압축 테스트 모드시 뱅크별로 구분된 글로벌 입출력 라인이 구동되도록 한다. 이로써, 제어 회로의 제어 신호에 따라 특정 뱅크에 대응되는 글로벌 입출력 라인만 구동되도록 함으로써, 테스트 모드시 데이터 충돌을 방지할 수 있다.
이하에서 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 데이터 압축을 제어하는 반도체 집적 회로에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 개념적인 블록도이다.
도 1을 참조하면, 반도체 집적 회로(1)는 복수개의 뱅크(10-40) 및 데이터 압축 블록(100)을 포함한다.
우선, 제 1 내지 제 4 뱅크(Bank0-Bank3; 10-40)는 각각 8개의 매트(mat; 0, 4, 1, 5, 2, 6, 3, 7)를 포함한다. 설명의 편의상, 4개의 뱅크 및 각 뱅크내의 매트는 8개로 구비되는 것으로 예시한다. 그러나, 반도체 집적 회로의 스킴(scheme)이나 아키텍처(architecture)에 따라, 뱅크 및 매트의 수 또는 위치가 달라질 수 있음은 물론이다.
하단부에 위치한 제 1 내지 제 2 뱅크(10, 20)와 상단부에 위치한 제 3 내지 제 4 뱅크(30, 40)의 중앙에는 데이터가 전송되는 복수의 리드용 글로벌 입출력 라인이 구비된다. 이러한 리드용 글로벌 입출력 라인으로는, 제 1 내지 제 4 글로벌 입출력 라인 그룹(GIOR04<0:7>, GIOR15<0:7>, GIOR26<0:7>, GIOR37<0:7>)이다.
데이터 압축 블록(100)은 각 뱅크별 대응되는 제 1 내지 제 4 압축부(110-140)를 포함한다.
이러한 데이터 압축 블록(100)은 테스트 모드시, 각 뱅크(10-40)의 매트로부터 복수 비트의 데이터가 특정 단위로 압축되면, 압축된 데이터를 뱅크별로 서로 다른 글로벌 입출력 라인(GIO)에 로딩한다.
예를 들어, 제 1 압축부(110)는 제 1 뱅크(10)와 대응되어 구비된다. 그리하여, 데이터 압축 테스트 모드시 제 1 뱅크(10)의 압축된 데이터는 제 1 글로벌 입출력 라인 그룹(GIOR04<0:7>)의 어느 한 신호 라인 및 제 2 글로벌 입출력 라인 그룹(GIOR15<0:7>)의 어느 한 신호 라인에 로딩된다.
보다 구체적으로, 테스트 모드시 제 1 뱅크(10)의 반쪽 매트 블록(0, 4, 1, 5) 및 나머지 반쪽 매트 블록(2, 3, 6, 7)으로부터 각각 압축된 데이터는 각각 하나의 글로벌 입출력 라인으로 로딩될 수 있다. 즉, 제 1 글로벌 입출력 라인 그룹의 제 1 신호 라인(GIOR04<0>) 및 제 2 글로벌 입출력 라인 그룹의 제 1 신호 라인(GIOR15<0>)에 로딩된다.
제 2 압축부(120)는 제 2 뱅크(20)와 대응되어 구비된다. 그리하여, 테스트 모드시 압축된 제 2 뱅크(20)의 데이터는 제 1 뱅크(10)의 데이터가 로딩된 글로벌 입출력 라인과는 별개의 글로벌 입출력 라인에 로딩된다. 예를 들어, 제 1 글로벌 입출력 라인 그룹의 제 2 신호 라인(GIOR04<1>) 및 제 2 글로벌 입출력 라인 그룹의 제 2 신호 라인(GIOR15<1>)에 로딩된다.
마찬가지로, 제 3 압축부(130)는 제 3 뱅크(30)와 대응되어 구비된다. 그리하여, 제 3 압축부(130)는 제 3 뱅크(30)의 압축된 데이터를 제 1 글로벌 입출력 라인 그룹의 제 3 신호 라인(GIOR04<2>) 및 제 2 글로벌 입출력 라인 그룹의 제 3 신호 라인(GIOR15<2>)에 로딩한다.
제 4 압축부(140)는 제 4 뱅크(40)와 대응되어 구비된다. 그리하여, 제 4 압축부(140)는 제 4 뱅크(40)의 압축된 데이터를 제 1 글로벌 입출력 라인 그룹의 제 4 신호 라인(GIOR04<3>) 및 제 2 글로벌 입출력 라인 그룹의 제 4 신호 라인(GIOR15<3>)에 로딩한다.
물론 이는 일 실시예일뿐 이에 제한되는 것은 아니며 언급되지 않은 다른 그룹의 글로벌 입출력 라인이 선택될 수도 있다. 다만, 본 발명의 일 실시예에서는, 뱅크별로 압축된 데이터가 로딩되는 글로벌 입출력 라인이 서로 다르게 구동되면 가능하다.
다시 말하면, 본 발명의 일 실시예에 따른 데이터 압축 블록(100)은 데이터 압축 테스트 모드시, 각 뱅크별로 글로벌 입출력 라인이 서로 다르게 선택되도록 제어할 수 있다. 이로써, 모든 뱅크에 의해 공유된 글로벌 입출력 라인이라 하더라도, 선택적으로 구동되는 글로벌 입출력 라인은 서로 다르게 제어함으로써 데이터의 충돌을 방지할 수 있다.
이러한 데이터 압축 블록(100)에 대한 자세한 설명은 다음에서 후술하기로 한다.
도 2는 도 1에 따른 제 1 압축부(110)의 개념적인 블록도이다.
도 2를 참조하면, 제 1 압축부(110)는 제어 신호 생성부(112), 압축 유닛(114) 및 다중화부(116; multiplexer)를 포함한다.
본 발명의 일 실시예에 따른 제어 신호 생성부(112)는 컬럼 제어 신호(Y0) 및 테스트 모드 신호(TPARA)에 응답하여 제 1 내지 제 3 제어 신호(RD01, RD23, RD45)를 생성한다. 제어 신호 생성부(112)는 활성화된 컬럼 제어 신호(Y0) 및 활성화된 테스트 모드 신호(TPARA)에 응답하여 제 1 제어 신호(RD01)만 활성화시킨다. 즉, 테스트 모드에서 리드 동작시, 활성화된 제 1 제어 신호(RD01)가 제공될 수 있다. 이 때, 제 2 내지 제 3 제어 신호(RD23, RD45)는 모두 비활성화된다. 도시하지 않았으나 제 2 내지 제 4 압축부(120-140)에서도 동일한 원리로 각각 제 1 제어 신호(RD01)만 활성화시킨다.
여기서, 컬럼 제어 신호(Y0)는 리드 명령에 응답하여 제 1 뱅크(도 1의 10 참조)내의 컬럼계의 회로들을 구동시킬 수 있는 메인 신호이다. 또한, 도시하지 않았으나 리드 명령시 활성화되는 컬럼 제어 신호(예를 들어, Y1, Y2..등)는 각 뱅크별로 서로 구분된 것으로 예시한다. 한편, 테스트 모드 신호(TPARA)는 압축 테스트 모드를 수행하도록 하는 테스트 신호로서, MRS(Mode Register Set)나 EMRS(Extended MRS)에 저장되어 있을 수 있다.
압축 유닛(114)은 각 뱅크내 매트(도 1 참조)로부터 복수 비트의 데이 터(Data)를 소정 데이터율로 압축하여 제 1 로컬 입출력 라인 그룹(GIORBK0_04<0:7>) 및 제 2 로컬 입출력 라인 그룹(GIORBK0_15<0:7>)으로 로딩한다. 예컨대, 각 4매트 단위의 매트로부터 복수 비트의 데이터를 수신하고, 비교부(미도시)를 통해 압축된 데이터는 각 4 매트 단위에 대응되는 로컬 입출력 라인 그룹에 로딩한다. 예를 들어, 어느 4 매트(도 1의 0, 4, 1, 5 매트 참조)로부터 압축된 데이터는 제 1 로컬 입출력 라인 그룹(GIORBK0_04<0:7>)에 로딩된다. 나머지 4매트(도 1의 2, 3, 6, 7 매트 참조)로부터 압축된 데이터는 제 2 로컬 입출력 라인 그룹(GIORBK0_15<0:7>)에 로딩된다. 이러한 압축 유닛(114)은 데이터를 압축하기 위하여 통상적으로 배타적 노어 게이트(EXNOR)등을 포함할 수 있다. 당업자라면 통상적인 압축 유닛(114)에 대해서는 이해 가능한 내용이므로 자세한 설명 및 도면은 생략하기로 한다.
본 발명의 일 실시예에 따른 다중화부(116)는 제 1 내지 제 3 제어 신호(RD01, RD23, RD45)에 응답하여 복수의 로컬 입출력 라인 중 어느 하나의 글로벌 입출력 라인을 활성화시킨다. 즉, 다중화부(116)는 활성화된 제 1 제어 신호(RD01)에 응답하여, 제 1 글로벌 입출력 라인 그룹 제 1 신호 라인(GIOR04<0>) 및 제 2 글로벌 입출력 라인 그룹 제 2 신호 라인(GIOR15<0>)을 구동시킨다. 이에 대한 자세한 설명은 후술하기로 한다.
도 3은 도 2에 따른 제어 신호 생성부(112)의 회로도이다.
도 3을 참조하면, 제어 신호 생성부(112)는 테스트 모드시, 활성화된 컬럼 제어 신호(Y0)에 응답하여 활성화된 제 1 제어 신호(RD01)를 제공한다. 이러한 제 어 신호 생성부(112)는 복수의 인버터(INV1-INV5) 및 복수의 낸드 게이트(ND1, ND2)를 포함한다.
제 1 뱅크용 컬럼 제어 신호(Y0)를 수신하는 제 1 및 제 2 인버터(INV1-INV2)가 직렬로 연결된다.
한편, 제 1 및 제 2 낸드 게이트(ND1, ND2)는 테스트 모드 신호(TPARA) 및 제 1 뱅크용 컬럼 제어 신호(Y0)에 응답한다.
우선, 테스트 모드시, 리드 명령이 활성화 된 경우를 예시하기로 한다.
이 경우, 활성화된 하이 레벨의 테스트 모드 신호(TPARA)는 제 3 인버터(IV3)에 의해 반전되어 로우 레벨이 된다. 그리하여, 제 1 및 제2 낸드 게이트(ND1, ND2)는 로우 레벨에 응답하여 하이 레벨을 제공한다. 각각 제 4 및 제 5 인버터(IV4, IV5)를 경유하면 로우 레벨의 비활성화된 제 2 및 제 3 제어 신호(RD23, RD45)가 제공된다. 한편, 활성화된 제 1 뱅크용 컬럼 제어 신호(Y0)를 수신하면 활성화된 제 1 제어 신호(RD01)를 생성한다. 즉, 테스트 모드시, 리드 명령이 활성화되면 제 1 제어 신호(RD01)만 활성화됨을 알 수 있다.
만약, 테스트 모드가 아닌 경우에 리드 명령이 활성화된 경우를 설명하기로 한다.
이 경우, 비활성화된 로우 레벨의 테스트 모드 신호(TPARA)는 제 3 인버터(IV3)에 의해 반전되어 하이 레벨이 된다. 그리하여, 제 1 및 제2 낸드 게이트(ND1, ND2)는 일측 단자의 하이 레벨 및 타측 단자의 로우 레벨을 수신한다. 이후, 각각 제 4 및 제 5 인버터(IV4, IV5)를 경유하면 하이 레벨의 활성화된 제 2 및 제 3 제어 신호(RD23, RD45)가 제공된다. 즉, 노말 모드시, 리드 명령이 활성화되면 제 1 제어 신호(RD01)외에 제 2 및 제 3 제어 신호(RD23, RD 45)가 활성화됨을 알 수 있다. 이러한 제 1 내지 제 3 제어 신호(RD01, RD23, RD45)는 복수의 글로벌 입출력 라인을 활성화시키는 신호가 된다.
다시 말하면, 노말 모드에서는 리드 명령이 활성화되면 해당 뱅크의 컬럼 제어 신호에 응답하여 해당 뱅크와 연결된 모든 글로벌 입출력 라인 그룹을 활성화시킨다. 하지만, 테스트 모드의 리드 동작시에는 모든 뱅크의 컬럼 제어 신호가 활성화되므로, 뱅크별로 글로벌 입출력 라인을 선택적으로 활성화시키도록 제어를 한다. 그리하여, 각 모든 뱅크마다 제 1 제어 신호(RD01)가 활성화되도록 하고, 이에 응답하여 활성화되는 글로벌 입출력 라인은 뱅크별로 서로 다르도록 제어한다.
도시하지 않았으나, 제 2 내지 제 4 뱅크에서도 테스트 모드시에는 모두 제 1 제어 신호(RD01)가 활성화된다. 활성화된 제 1 제어 신호(RD01)에 의해 서로 다른 글로벌 입출력 라인(GIO)이 활성화되는 것은 다음의 도면을 참조하여 설명하기로 한다.
도 4는 도 2에 따른 다중화부(116)의 블록도이다.
도 4를 참조하면, 다중화부(116)는 제 1 내지 제 3 제어 신호(RD01, RD23, RD45)에 응답하여 각각 제 1 및 제 2 로컬 입출력 라인 그룹(GIORBK0_04<0:7>, GIORBK0_15<0:7>)에 대응되는 각각 어느 하나의 글로벌 입출력 라인을 활성화시킨다.
이러한 다중화부(116)는 제 1 내지 제 2 어레이(1161-1162)를 포함한다.
제 1 어레이(1161)는 제 1 제어 신호(RD01)에 응답하여 제 1 로컬 입출력 라인 그룹(GIORBK0_04<0:7>)에 로딩된 데이터를 제 1 글로벌 입출력 라인 그룹(GIOR04<0:7>) 중 어느 하나의 글로벌 입출력 라인으로 제공한다.
또한, 제 2 어레이(1162)는 제 1 제어 신호(RD01)에 응답하여 제 2 로컬 입출력 라인 그룹(GIORBK0_15<0:7>)에 로딩된 데이터를 제 2 글로벌 입출력 라인 그룹(GIOR15<0:7>) 중 어느 하나의 글로벌 입출력 라인으로 제공한다.
제 1 어레이(1161)는 제 1 내지 8 반전부(1161a, 1161b..)를 포함한다. 반전부의 수는 제 1 로컬 입출력 라인 그룹(GIORBK0_04<0:7>)의 신호 라인 수와 대응되어 구비된다. 그리하여, 각각의 반전부(1161a, 1161b..)는 제 1 로컬 입출력 라인 그룹(GIORBK0_04<0:7>)의 신호 라인과 순차적으로 연결된다. 이들의 반전부(1161a)를 활성화시키는 것은 제 1 내지 제 3 제어 신호(RD01, RD23, RD45)이다. 전술한 바와 같이, 테스트 모드에서 리드 동작시 제 1 제어 신호(RD01)만 활성화된다. 따라서, 본 발명의 일 실시예에서는 제 1 제어 신호(RD01)를 수신하는 반전부는 각 어레이당 하나로 구비하도록 한다. 나머지 반전부(1161b..)에는 제 2 또는 제 3 제어 신호(RD23, RD45)가 수신되도록 한다. 이로써, 제 1 어레이(1161)에서는 제 1 제어 신호(RD01)에 응답하는 제 1 반전부(1161a)만 활성화되어 제 1 글로벌 입출력 라인 그룹의 제 1 신호 라인(GIOR04<0>)을 구동할 수 있다.
제 2 어레이(1162)도 제 1 어레이(1161)의 구성 원리와 동일하다. 그리하여, 제 2 어레이(1162)는 제 2 로컬 입출력 라인 그룹(GIORBK0_15<0:7>)의 신호 라인과 각각 연결되는 반전부(1162a, 1162b..)를 포함한다. 또한, 제 1 제어 신호(RD01)를 수신하는 제 n반전부(1162a)만 활성화되어 제 2 글로벌 입출력 라인 그룹의 제 1 신호 라인(GIOR15<0>)만 구동된다.
도시하지 않았으나, 이러한 원리로 각 뱅크별 압축부 내의 어레이마다 서로 다른 글로벌 입출력 라인이 선택되도록 회로부를 구현한다. 즉, 각 뱅크별 각 어레이당 하나의 반전부만 제 1 제어 신호(RD01)를 수신하도록 구현한다. 그리하여 활성화된 반전부에 응답하여 선택되는 글로벌 입출력 라인은 뱅크별로 서로 중복되지 않도록 구성하면, 뱅크별 압축된 데이터는 서로 다른 글로벌 입출력 라인으로 전송되므로 데이터의 충돌을 방지할 수 있다.
도 5는 도 4에 따른 제 1 반전부(1161a)의 회로도이다.
도 5를 참조하면, 제 1 반전부(1161a)는 제 1 로컬 입출력 라인 그룹의 제 1 신호 라인(GIORBK0_04<0>) 및 제 1 제어 신호(RD01)에 응답하여 제 1 글로벌 입출력 라인 그룹의 제 1 신호 라인(GIOR04<0>)을 활성화시킨다.
이러한 제 1 어레이(1161a)는 스위칭부(SW) 및 래치부(L)를 포함한다.
스위칭부(SW)는 제 1 제어 신호(RD01)에 응답하는 전송 게이트(TR)를 포함한다. 또한, 래치부(L)는 제 2 및 제 3 인버터(INV2, INV3)를 포함한다. 래치부(L)는 이전 노드의 레벨을 수신하여 반전시켜 제 1 글로벌 입출력 라인 그룹의 제 1 신호 라인(GIOR04<0>)으로 제공한다.
제 1 어레이(1161a)의 동작을 설명하면, 활성화된 하이 레벨의 제 1 제어 신호(RD01)에 응답하여 전송 게이트(TR)가 턴온됨으로써, 제 1 로컬 입출력 라인 그룹의 제 1 신호 라인(GIORBK0_04<0>)에 로딩된 압축된 데이터가 전송될 수 있다. 래치부(L)를 경유하면서 제 1 로컬 입출력 라인 그룹의 제 1 신호 라인(GIORBK0_04<0>)에 로딩된 데이터 레벨과 반전된 레벨의 신호가 제 1 글로벌 입출력 라인 그룹의 제 1 신호 라인(GIOR04<0>)으로 제공될 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 테스트 모드시 뱅크별로 서로 다른 글로벌 입출력 라인을 선택적으로 구동시킬 수 있다. 즉, 제어 신호 생성부 및 이에 응답하는 다중화부를 구비하여 데이터 압축 테스트 모드시 뱅크별로 구분된 글로벌 입출력 라인이 구동되도록 한다. 이로써, 특정 제어 신호에 따라 특정 뱅크에 대응되는 글로벌 입출력 라인만 구동되도록 함으로써, 테스트 모드시 데이터 충돌을 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 회로도,
도 2는 도 1에 따른 제 1 압축부의 블록도,
도 3은 도 2에 따른 제어 신호 생성부의 회로도,
도 4는 도 2에 다중화부의 개념적인 블록도, 및
도 5는 도 4에 따른 제 1 반전부의 회로도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제 1 뱅크 20 : 제 2 뱅크
30 : 제 3 뱅크 40 : 제 4 뱅크
100 : 데이터 압축 블록 110 : 제 1 압축부
112 : 제어 신호 생성부 116 : 다중화부
120 : 제 2 압축부 130 :제 3 압축부
140 : 제 4 압축부

Claims (22)

  1. 데이터 압축 테스트 모드에서 리드 동작시, 복수의 뱅크의 각각 압축된 데이터가 상기 뱅크별로 서로 다른 글로벌 입출력 라인으로 로딩되도록 상기 뱅크와 대응되어 구비되는 복수의 압축부를 포함하는 데이터 압축 블록을 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 각각의 압축부는,
    리드 명령에 응답하여 활성화되는 뱅크별 컬럼 제어 신호 및 기 설정된 테스트 모드 신호에 응답하여 복수의 제어 신호를 생성하는 제어 신호 생성부;
    각각의 상기 뱅크로부터 데이터를 소정 데이터율로 압축하여 상기 압축된 데이터를 제공하는 압축 유닛; 및
    상기 복수의 제어 신호에 응답하여 상기 압축된 데이터를 각각의 뱅크별 해당 상기 글로벌 입출력 라인으로 제공하는 다중화부를 포함하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 제어 신호 생성부는 활성화된 상기 뱅크별 컬럼 제어 신호 및 활성화된 기 설정된 테스트 모드 신호를 수신하여 상기 복수의 제어 신호 중 어느 하나의 제어 신호만 활성화시키는 반도체 집적 회로.
  4. 제 2항에 있어서,
    상기 다중화부는 서로 다른 상기 글로벌 입출력 라인에 연결되는 복수의 어레이부를 포함하는 반도체 집적 회로.
  5. 제 4항에 있어서,
    상기 각각의 어레이부는,
    상기 복수의 제어 신호 및 상기 압축된 데이터를 수신하며 출력단은 상기 서로 다른 글로벌 입출력 라인에 각각 연결되는 복수의 반전부를 포함하는 반도체 집적 회로.
  6. 제 5항에 있어서,
    상기 복수의 제어 신호 중 활성화된 특정 제어 신호를 수신하는 상기 반전부만 활성화되는 반도체 집적 회로.
  7. 제 6항에 있어서,
    상기 활성화된 반전부에 연결된 상기 어느 하나의 글로벌 입출력 라인만 구동되는 반도체 집적 회로.
  8. 복수의 글로벌 입출력 라인을 서로 공유하는 복수의 뱅크; 및
    데이터 압축 테스트 모드에서 리드 동작시, 상기 각각의 뱅크별 압축된 데이터가 서로 다른 글로벌 입출력 라인으로 로딩되도록 공유된 상기 글로벌 입출력 라인 중 일부만 선택적으로 구동시키는 데이터 압축 블록을 포함하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    상기 데이터 압축 블록은 상기 뱅크에 각각 대응되는 복수의 압축부를 포함하는 반도체 집적 회로.
  10. 제 9항에 있어서,
    상기 각각의 압축부는,
    리드 명령에 응답하여 활성화되는 뱅크별 컬럼 제어 신호 및 기 설정된 테스트 모드 신호에 응답하여 복수의 제어 신호를 생성하는 제어 신호 생성부;
    상기 뱅크별 상기 압축 데이터를 뱅크별 복수의 로컬 입출력 라인으로 제공하는 압축 유닛; 및
    상기 복수의 제어 신호에 제어되어 상기 뱅크별 로컬 입출력 라인과 대응되어 각각 연결된 상기 글로벌 입출력 라인을 선택적으로 구동시키는 다중화부를 포함하는 반도체 집적 회로.
  11. 제 10항에 있어서,
    상기 제어 신호 생성부는 활성화된 상기 뱅크별 컬럼 제어 신호 및 활성화된 기 설정된 테스트 모드 신호를 수신하여 상기 복수의 제어 신호 중 어느 하나의 제어 신호만 활성화시키는 반도체 집적 회로.
  12. 제 10항에 있어서,
    상기 다중화부는, 복수의 상기 로컬 입출력 라인에 각각 대응되어 구비되어, 상기 복수의 제어 신호에 응답하여 상기 로컬 입출력 라인과 연결된 상기 글로벌 입출력 라인을 활성화시키는 복수의 반전부를 포함하는 반도체 집적 회로.
  13. 제 12항에 있어서,
    상기 복수의 제어 신호 중 활성화된 특정 제어 신호를 수신하는 상기 반전부만 활성화되는 반도체 집적 회로.
  14. 제 13항에 있어서,
    상기 활성화된 반전부에 연결된 상기 어느 하나의 글로벌 입출력 라인만 구동되는 반도체 집적 회로.
  15. 복수의 글로벌 입출력 라인을 서로 공유하는 복수의 뱅크; 및
    데이터 압축 테스트 모드에서 리드 동작시, 상기 각각의 뱅크별 압축된 데이터가 서로 다른 글로벌 입출력 라인으로 로딩되도록 활성화되는 특정 제어 신호는 상기 뱅크별로 동일하나, 상기 특정 제어 신호가 구동시키는 상기 글로벌 입출력 라인은 서로 다르도록 제어하는 데이터 압축 블록을 포함하는 반도체 집적 회로.
  16. 제 15항에 있어서,
    상기 데이터 압축 블록은 상기 뱅크에 각각 대응되는 복수의 압축부를 포함하는 반도체 집적 회로.
  17. 제 16항에 있어서,
    상기 각각의 압축부는,
    리드 명령에 응답하여 활성화되는 뱅크별 컬럼 제어 신호 및 기 설정된 테스트 모드 신호에 응답하여 복수의 제어 신호를 생성하는 제어 신호 생성부;
    상기 뱅크별 상기 압축 데이터를 뱅크별 복수의 로컬 입출력 라인으로 제공하는 압축 유닛; 및
    상기 복수의 제어 신호에 제어되어 상기 뱅크별 복수의 로컬 입출력 라인과 대응되어 각각 연결된 상기 글로벌 입출력 라인을 선택적으로 구동시키는 다중화부를 포함하는 반도체 집적 회로.
  18. 제 17항에 있어서,
    상기 제어 신호 생성부는 활성화된 상기 뱅크별 컬럼 제어 신호 및 활성화된 기 설정된 테스트 모드 신호를 수신하면 상기 복수의 제어 신호 중 활성화된 하나 의 상기 특정 제어 신호를 생성하는 반도체 집적 회로.
  19. 제 17항에 있어서,
    상기 다중화부는, 복수의 상기 로컬 입출력 라인에 각각 대응되어 구비되어, 상기 특정 제어 신호에 응답하여 상기 로컬 입출력 라인과 연결된 상기 글로벌 입출력 라인을 활성화시키는 복수의 반전부를 포함하는 반도체 집적 회로.
  20. 제 19항에 있어서,
    상기 복수의 제어 신호 중 활성화된 특정 제어 신호를 수신하는 상기 반전부만 활성화되는 반도체 집적 회로.
  21. 제 20항에 있어서,
    상기 활성화된 반전부에 연결된 상기 어느 하나의 글로벌 입출력 라인만 구동되는 반도체 집적 회로.
  22. 제 21항에 있어서,
    상기 특정 제어 신호에 응답하여 구동되는 상기 글로벌 입출력 라인은 상기 뱅크별로 서로 다르도록 연결되는 반도체 집적 회로.
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* Cited by examiner, † Cited by third party
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JPH06333400A (ja) * 1993-05-25 1994-12-02 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH08313591A (ja) * 1995-05-17 1996-11-29 Advantest Corp フェイルメモリ装置

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