JP4212451B2

JP4212451B2 - 集積回路装置及びそれに用いる異種信号の同一ピン印加方法

Info

Publication number: JP4212451B2
Application number: JP2003360360A
Authority: JP
Inventors: 敬桓権; 光塾魯
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-10-21
Filing date: 2003-10-21
Publication date: 2009-01-21
Anticipated expiration: 2023-10-21
Also published as: TWI237347B; KR20040034171A; US6876564B2; TW200423300A; JP2004146827A; US20040093478A1; KR100459727B1

Description

本発明は集積回路装置及びそれに用いる異種信号の同一ピン印加方法に係り、特に、異種の信号を一つのピンを通じて内部回路に印加できる集積回路装置及びそれに用いる異種信号の同一ピン印加方法に関する。

最近（近年）、半導体集積回路装置は、大容量化、高速度化されつつある。このような趨勢によって必然的に半導体集積回路装置のアドレスの数は増加する。しかし、従来の半導体集積回路装置をテストする既存のテスト装備は、固定された入力数を有しているために、アドレスの数が増加した半導体集積回路装置をテストし難い問題がある。また、テスト装備の入力数を増加させてもテストコストアップが問題になる。

このように、従来の集積回路装置（半導体集積回路装置）では、アドレスの数が増加するとテストがし難くなるとともに、テスト装備に入力数を増加したとしてもテストコストアップの問題があるという不具合があった。
本発明が解決しようとする技術的課題は、異種の信号を一つのピンを利用して内部回路に提供する集積回路装置及びそれに用いる異種信号の同一ピン印加方法を提供することを目的とする。

上述した技術的課題を達成するために、第１内部回路に印加される信号を受信する第１入力ピン及び第２内部回路に入力される信号を受信する第２入力ピンを具備する集積回路装置において、本発明の第１実施形態による集積回路装置は、分配部、レベル固定部、及び活性部を具備する。この分配部は、第１入力ピンを通じて入力される第１入力信号を受信して出力し、制御信号に応答して第１入力ピンを通じて入力される第２入力信号を受信して出力する。また、レベル固定部は、分配部から出力される第１入力信号を受信し、制御信号に応答して第１入力信号の電圧レベルと同じレベルを有する信号を第１内部回路に印加する。また、活性部は、第２入力ピンを通じて印加される第２入力信号を受信して第２内部回路に印加するか、または分配部から出力される第２入力信号を制御信号に応答して第２内部回路に印加する。

ここで、第１入力信号は、集積回路装置の特定の動作モードで第１論理レベル及び第２論理レベルのうちいずれかのレベルに維持される信号であることが好ましい。また、第１入力信号及び第２入力信号は、相異なる性質の信号であることが好ましい。また、制御信号は、集積回路装置の特定の動作モードで発生される信号であることが好ましい。また、制御信号は、モードレジスタ設定（ＭＲＳ）ＤＲＡＭ信号であることが好ましい。また、集積回路装置は、同期式ＤＲＡＭまたはラムバス（登録商標）ＤＲＡＭまたはダブルデータレート（ＤＤＲ）ＤＲＡＭであることが好ましい。

また、上述した技術的課題を達成するために、内部回路に印加される第１ないし第Ｎアドレス信号を受信する第１ないし第Ｎアドレスピン及びクロック活性信号を受信するクロック活性ピンを具備する集積回路装置において、本発明の第２実施形態による集積回路装置は、活性部、レベル固定部、及び分配部を具備する。この活性部は、第Ｎアドレスピンを通じて入力される第Ｎアドレス信号を内部回路に印加するか、制御信号に応答して所定のアドレステスト信号を内部回路に印加する。また、レベル固定部は、クロック活性ピンを通じて入力されるクロック活性信号を受信して出力し、所定の制御信号に応答してクロック活性信号の電圧レベルと同じレベルを有する信号を出力する。また、分配部は、クロック活性ピンを通じて入力される第Ｎアドレス信号を制御信号に応答してアドレステスト信号として出力する。

ここで、活性部は、制御信号が第１論理レベルである場合には第Ｎアドレスピンを通じて入力される第Ｎアドレス信号を内部回路に印加し、制御信号が第２論理レベルである場合にはアドレステスト信号を内部回路に印加することが好ましい。また、レベル固定部は、制御信号が第１論理レベルである場合にはクロック活性ピンを通じて入力されるクロック活性信号を受信して出力し、制御信号が第２論理レベルである場合にはクロック活性信号の電圧レベルと同じレベルを有する信号を出力することが好ましい。また、分配部は、制御信号及び第Ｎアドレス信号を反転論理積する反転論理積手段であることが好ましい。また、活性部は、制御信号を反転させるインバータと、インバータの出力及び第Ｎアドレスピンを通じて入力される第Ｎアドレス信号を反転論理積する第１反転論理積手段と、第１反転論理積手段の出力及びアドレステスト信号を反転論理積する第２反転論理積手段と、を具備することが好ましい。また、レベル固定部は、制御信号を反転して出力する第１インバータと、クロック活性ピンを通じて印加される信号を反転して出力する第２インバータと、第１インバータ及び第２インバータの出力を反転論理積する反転論理積手段と、を具備することが好ましい。また、制御信号は、集積回路装置のテストモードで第２論理レベルに発生される信号であることが好ましい。また、制御信号は、モードレジスタ設定（ＭＲＳ）ＤＲＡＭ信号であることが好ましい。また、集積回路装置は、同期式ＤＲＡＭまたはラムバス（登録商標）ＤＲＡＭまたはダブルデータレート（ＤＤＲ）ＤＲＡＭであることが好ましい。

さらに、上述した技術的課題を達成するために、内部回路に印加される第１ないし第Ｎアドレス信号を受信する第１ないし第Ｎアドレスピン及びクロック活性信号を受信するクロック活性ピンを具備する集積回路装置のテスト動作時、第Ｎアドレス信号をクロック活性ピンを通じて内部回路に印加する方法において、本発明による異種信号の同一ピン印加方法は、（ａ）集積回路装置がテストモードかどうかを判断して、テストモードでなければ第Ｎアドレス信号を第Ｎアドレスピンを通じて内部回路に印加する段階と、（ｂ）集積回路装置がテストモードであればクロック活性ピンを通じて入力されるクロック活性信号の電圧レベルと同じレベルを有する信号を所定の制御信号に応答して出力する段階と、（ｃ）クロック活性ピンを通じて入力される第Ｎアドレス信号を制御信号に応答してアドレステスト信号として出力する段階と、（ｄ）制御信号に応答してアドレステスト信号を内部回路に印加する段階と、を具備する。

ここで、（ｂ）段階は、制御信号が第１論理レベルである場合にはクロック活性ピンを通じて入力されるクロック活性信号を受信して出力し、制御信号が第２論理レベルである場合にはクロック活性信号の電圧レベルと同じレベルを有する信号を出力することが好ましい。また、（ｄ）段階は、制御信号が第１論理レベルである場合には第Ｎアドレスピンを通じて入力される第Ｎアドレス信号を内部回路に印加し、制御信号が第２論理レベルである場合にはアドレステスト信号を内部回路に印加することが好ましい。また、制御信号は、集積回路装置のテストモードで第２論理レベルに発生される信号であることが好ましい。また、制御信号は、モードレジスタ設定（ＭＲＳ）ＤＲＡＭ信号であることが好ましい。

以上詳細に説明したように、本発明による集積回路装置及びそれに用いる異種信号の同一ピン印加方法によれば、集積回路装置の高速化につれて集積回路装置に入力される信号の数が増加しても入力ピンを共有することによってピン数の増加を抑制できる。

本発明の構成及び動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図１は、本発明の第１実施形態による集積回路装置を示したブロック図である。
図１を参照すれば、第１内部回路１４０に印加される信号を受信する第１入力ピンＰ１及び第２内部回路１５０に入力される信号を受信する第２入力ピンＰ２を具備する集積回路装置１００は、分配部１１０、レベル固定部１２０、及び活性部１３０を具備する。

ここで、集積回路装置１００の高速度化、大容量化につれて集積回路装置１００に入力される入力信号の数が増加する。入力信号の数が増加しても、複数個の入力信号が入力ピンを共通に使用すればピン数の増加を減らすことができて生産コストダウンになり、また既存のテスト装備をそのまま利用できる長所がある。

このために、本発明の第１実施形態による集積回路装置１００は、次のような原理を利用する。すなわち、第１入力ピンＰ１に入力される第１入力信号ＩＮＳ１が集積回路装置１００の特定の動作モードで一定の論理レベルに維持される信号であれば、第１入力信号ＩＮＳ１の論理レベルを一定の値に維持する。
そして、第１入力ピンＰ１に第２入力信号ＩＮＳ２を受信し、受信された第２入力信号ＩＮＳ２を第２内部回路１５０に送信する。したがって、集積回路装置１００の特定の動作モードで第１入力ピンＰ１に第２入力信号ＩＮＳ２を受信して第２内部回路１５０に伝達することによってピン数の増加を防止できる。

集積回路装置１００が通常の動作モードである場合には、第１入力信号ＩＮＳ１は第１入力ピンＰ１に印加され、第２入力信号ＩＮＳ２は第２入力ピンＰ２に印加される。しかし、集積回路装置１００の特定の動作モード、例えば、テストモードである場合には、第１入力信号ＩＮＳ１だけでなく第２入力信号ＩＮＳ２も第１入力ピンＰ１に印加される。

ところで、第１入力信号ＩＮＳ１及び第２入力信号ＩＮＳ２は相異なる性質の信号である。例えば、第１入力信号ＩＮＳ１がクロックイネーブル信号であれば、第２入力信号ＩＮＳ２はアドレス信号でありうる。また、第１入力信号ＩＮＳ１は集積回路装置１００の特定の動作モード、例えば、テストモードで第１論理レベル及び第２論理レベルのうちいずれか一レベルに維持される信号である。

また、分配部１１０は、第１入力ピンＰ１を通じて入力される第１入力信号ＩＮＳ１を受信して出力する。そして、集積回路装置１００が特定の動作モード、例えば、テストモードにある場合には制御信号ＣＴＲＬＳに応答して第１入力ピンＰ１を通じて入力される第２入力信号ＩＮＳ２を受信して出力する。
すなわち、分配部１１０は、集積回路装置１００の通常の動作モードでは第１入力信号ＩＮＳ１を受信して出力するが、集積回路装置１００の特定のモード（テストモード）では第２入力信号ＩＮＳ２を受信して出力する。

また、制御信号ＣＴＲＬＳは、集積回路装置１００が特定の動作モードである場合に発生される信号である。制御信号ＣＴＲＬＳはＭＲＳ信号である。したがって、集積回路装置１００が特定の動作モード、例えば、テストモードに転換されれば、その時のＭＲＳ信号を組合わせて制御信号ＣＴＲＬＳを作ることができる。

また、レベル固定部１２０は、分配部１１０から出力される第１入力信号ＩＮＳ１を受信し、制御信号ＣＴＲＬＳに応答して第１入力信号ＩＮＳ１の電圧レベルを一定のレベルに維持して第１内部回路１４０に印加する。集積回路装置１００が通常の動作モードである場合には、第１入力信号ＩＮＳ１はレベル固定部１２０を通過してそのまま第１内部回路１４０に印加される。
しかし、集積回路装置１００が特定のモード、すなわち、テストモードに転換されれば、第１入力ピンＰ１への第１入力信号ＩＮＳ１の入力が中断されて第２入力信号ＩＮＳ２が入力される。したがって、レベル固定部１２０は、制御信号ＣＴＲＬＳに応答して第１入力信号ＩＮＳ１が第１内部回路１４０に印加されることと同じ効果を奏するために、第１入力信号ＩＮＳ１の電圧レベルと同じレベルを有する信号ＩＮＳ１１を第１内部回路１４０に印加する。
第１入力信号ＩＮＳ１が集積回路装置１００の特定のモードで一定のレベルを維持するので、信号ＩＮＳ１１も一定のレベルを維持する。

また、活性部１３０は、集積回路装置１００が通常の動作モードである場合に、第２入力ピンＰ２を通じて印加される第２入力信号ＩＮＳ２を受信して第２内部回路１５０に印加する。集積回路装置１００が特定のモード、すなわち、テストモードである場合には分配部１１０から出力される第２入力信号ＩＮＳ２を制御信号ＣＴＲＬＳに応答して第２内部回路１５０に印加する。

したがって、集積回路装置１００のモードが特定のモードに転換されれば制御信号ＣＴＲＬＳが発生し、制御信号ＣＴＲＬＳによって第２入力信号ＩＮＳ２は第１入力ピンＰ１を通じて第２内部回路１５０に印加されうる。

もし、集積回路装置１００の特定のモードがテストモードであれば、集積回路装置１００に入力される信号の数よりピンの数を減らすことができるので、テスト装備に要求されるピンの数も減らすことができる。したがって、信号の数の増加にしたがってピンの数が増加して既存のテスト装備を使用できなくなる問題点を解決でき、テストコストダウンとなる。
そして、集積回路装置１００は、同期式ＤＲＡＭまたはラムバスＤＲＡＭまたは二重データ比率ＤＲＡＭのうちいずれにも適用できる。

図２は本発明の第２実施形態による集積回路装置を示したブロック図である。
図３は図２に示した集積回路装置による異種信号の同一ピン印加方法を説明するフローチャートである。
図２を参照すれば、本発明の第２実施形態による集積回路装置２００は、内部回路２８０に印加される第１ないし第Ｎアドレス信号ＡＤＤ１〜ＡＤＤＮを受信する第１ないし第ＮアドレスピンＰ１〜ＰＮ、及びクロック活性信号ＣＫＥを受信するクロック活性ピンＣＫＥＰを具備する集積回路装置２００において、活性部２１０、レベル固定部２３０及び分配部２５０を具備する。

まず、集積回路装置がテストモードかどうかを判断して（３１０段階）、テストモードでなければ（いいえ）第Ｎアドレス信号を第Ｎアドレスピンを通じて内部回路に印加する（３２０段階）。
集積回路装置２００がテストモードでない普通の動作モードである場合（はい）には、第１ないし第Ｎアドレス信号ＡＤＤ１〜ＡＤＤＮは対応する第１ないし第ＮアドレスピンＰ１〜ＰＮを通じて集積回路装置２００に印加され、対応する内部回路に印加される。図２には第Ｎアドレス信号ＡＤＤＮが印加される内部回路２８０だけ図示している。

この際、活性部２１０は、集積回路装置２００が通常の動作モードである場合（いいえ）、第ＮアドレスピンＰＮを通じて入力される第Ｎアドレス信号ＡＤＤＮを内部回路２８０に印加する。しかし、集積回路装置２００がテストモードである場合（はい）には制御信号ＣＴＲＬＳに応答してアドレステスト信号ＡＤＤＴＳＴを内部回路２８０に印加する。これについては後述する。
制御信号ＣＴＲＬＳは、集積回路装置２００の通常の動作モードに第１論理レベルを有し、テストモードで第２論理レベルに発生される。ここでは、説明の便宜のために第１論理レベルはローレベルであり、第２論理レベルはハイレベルであるとする。

したがって、活性部２１０は、制御信号ＣＴＲＬＳが第１論理レベルである場合には第ＮアドレスピンＰＮを通じて入力される第Ｎアドレス信号ＡＤＤＮを内部回路２８０に印加し、制御信号ＣＴＲＬＳが第２論理レベルである場合にはアドレステスト信号ＡＤＤＴＳＴを内部回路２８０に印加する。

また、活性部２１０は、制御信号ＣＴＲＬＳを反転させるインバータ２１５、インバータ２１５の出力及び第ＮアドレスピンＰＮを通じて入力される第Ｎアドレス信号ＡＤＤＮを反転論理積する第１反転論理積手段２２０、及び第１反転論理積手段２２０の出力とアドレステスト信号ＡＤＤＴＳＴとを反転論理積する第２反転論理積手段２２５を具備する。図２に図示されたバッファ２７０、２７５は活性部２１０以外の回路部分を簡略化したものである。

ここで、集積回路装置２００の通常の動作モード（いいえ）で制御信号ＣＴＲＬＳは、第１論理レベル、すなわち、ローレベルであるので活性部２１０は第Ｎアドレス信号ＡＤＤＮを受信して内部回路２８０に印加する。
この集積回路装置２００が通常の動作モードである場合（いいえ）、クロック活性信号ＣＫＥはハイレベルにクロック活性ピンＣＫＥＰを通じて入力される。クロック活性信号ＣＫＥは、集積回路装置２００のパワーがターンオンされればハイレベルを維持し続ける信号である。入力されたクロック活性信号ＣＫＥは、クロックバッファ２６５に印加されてクロックピンＣＬＫＰを通じて入力されたクロック信号ＣＬＫを活性化する。

また、レベル固定部２３０は、集積回路装置２００が通常の動作モードである場合（いいえ）、クロック活性ピンＣＫＥＰを通じて入力されるクロック活性信号ＣＫＥを受信して出力し、集積回路装置２００がテストモードである場合（はい）、制御信号ＣＴＲＬＳに応答してクロック活性信号ＣＫＥの電圧レベルと同じレベルを有する信号Ｃ＿ＣＫＥを出力する。

すなわち、レベル固定部２３０は、制御信号ＣＴＲＬＳが第１論理レベルである場合にはクロック活性ピンＣＫＥＰを通じて入力されるクロック活性信号ＣＫＥを受信して出力し、制御信号ＣＴＲＬＳが第２論理レベルである場合にはクロック活性信号ＣＫＥの電圧レベルと同じレベルを有する信号Ｃ＿ＣＫＥを出力する。

このレベル固定部２３０は、制御信号ＣＴＲＬＳを反転して出力する第１インバータ２３５、クロック活性ピンＣＫＥＰを通じて印加される信号を反転して出力する第２インバータ２４０及び第１インバータ２３５の出力を反転論理積する反転論理積手段２４５を具備する。
制御信号ＣＴＲＬＳが第１論理レベル、すなわち、ローレベルであれば第１インバータ２３５の出力はハイレベルになり、したがって、クロック活性信号ＣＫＥが反転論理積手段２４５を通じてそのまま出力される。

一方、集積回路装置がテストモードであれば（はい）、クロック活性ピンを通じて入力されるクロック活性信号の電圧レベルと同じレベルを有する信号を所定の制御信号に応答して出力する（３３０段階）。
すなわち、集積回路装置がテストモードであれば、制御信号ＣＴＲＬＳは第２論理レベル（ハイレベル）に発生される。制御信号ＣＴＲＬＳはＭＲＳ信号である。したがって、集積回路装置２００がテストモードに転換されれば、その時のＭＲＳ信号を組合わせて制御信号ＣＴＲＬＳを作ることができる。制御信号ＣＴＲＬＳがハイレベルに発生されれば第１インバータ２３５の出力はローレベルになる。

反転論理積手段２４５の一側入力がローレベルであるので、反転論理積手段２４５の他側入力の論理レベルに関係なく反転論理積手段２４５はハイレベルの信号Ｃ＿ＣＫＥを出力する。レベル固定部２３０は、制御信号ＣＴＲＬＳがハイレベルになれば、クロック活性信号ＣＫＥが入力されなくてもクロック活性信号ＣＫＥと同じレベルを有する信号Ｃ＿ＣＫＥを出力し続ける。
したがって、クロック活性ピンＣＫＥＰを通じてクロック活性信号ＣＫＥが入力されなくてもハイレベルの信号Ｃ＿ＣＫＥがクロックバッファ２６５に入力されるのでクロック信号ＣＬＫは活性化される。すなわち、クロックバッファ２６５は、クロック活性信号ＣＫＥが印加され続けると見なす。

また、クロック活性ピンを通じて入力される第Ｎアドレス信号を制御信号に応答してアドレステスト信号として出力する（３４０段階）。
分配部２５０は、クロック活性ピンＣＫＥＰを通じて入力される第Ｎアドレス信号ＡＤＤＮをハイレベルを有する制御信号ＣＴＲＬＳに応答してアドレステスト信号ＡＤＤＴＳＴとして出力する。分配部２５０は、制御信号ＣＴＲＬＳ及び第Ｎアドレス信号ＡＤＤＮを反転論理積する反転論理積手段である。反転論理積手段の一側入力がハイレベルであるので、アドレステスト信号ＡＤＤＴＳＴは第Ｎアドレス信号ＡＤＤＮと同じ信号となる。

また、制御信号に応答してアドレステスト信号を内部回路に印加する（３５０段階）。
制御信号ＣＴＲＬＳがハイレベルであれば、活性部２１０の第１インバータ２１５の出力はローレベルになる。したがって、第１反転論理積手段２２０の出力は常にハイレベルになる。第２反転論理積手段２２５の一側入力が常にハイレベルであるので、第２反転論理積手段２２５の出力はアドレステスト信号ＡＤＤＴＳＴと同じ信号となる。
アドレステスト信号ＡＤＤＴＳＴは第Ｎアドレス信号ＡＤＤＮと同じ信号であるために、結局集積回路装置２００のテストモードでクロック活性ピンＣＫＥＰを通じて入力される第Ｎアドレス信号ＡＤＤＮは内部回路２８０に印加される。

そして、集積回路装置２００は、同期式ＤＲＡＭまたはラムバスＤＲＡＭまたは二重データ比率ＤＲＡＭのうち一つでありうる。
集積回路装置２００の高速化につれてアドレス信号が増加し、もし、増加したアドレス信号が第Ｎアドレス信号ＡＤＤＮであれば、集積回路装置２００のテスト動作時に増加した第Ｎアドレス信号ＡＤＤＮのためのチャンネルをテスト装置に別途に追加することはコスト問題を引き起こす。また、既存のテスト装置を利用するならば第Ｎアドレス信号をテストできなくなる。したがって、本発明による集積回路装置を利用するならば、集積回路装置のテスト動作時に増加したアドレス信号に関係なく既存のテスト装備をそのまま利用できる長所がある。

以上のように図面及び明細書で最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これより多様な変形及び均等な他実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。

本発明は、半導体集積回路分野で異種の信号を一つのピンを通じて内部回路に印加するレイアウト及びテスト分野に利用できる。

本発明の第１実施形態による集積回路装置を示したブロック図。（実施例１）本発明の第２実施形態による集積回路装置を示したブロック図。（実施例２）図２に示した集積回路装置による異種信号の同一ピン印加方法を説明するフローチャート。

符号の説明

１００集積回路装置
１１０分配部
１２０レベル固定部
１３０活性部
１４０第１内部回路
１５０第２内部回路
Ｐ１第１入力ピン
Ｐ２第２入力ピン

Claims

第１内部回路に印加される信号を受信する第１入力ピン及び第２内部回路に入力される信号を受信する第２入力ピンを具備する集積回路装置において、
前記第１入力ピンを通じて入力される第１入力信号を受信して出力し、制御信号に応答して前記第１入力ピンを通じて入力される第２入力信号を受信して出力する分配部と、
前記分配部から出力される前記第１入力信号を受信し、前記制御信号に応答して前記第１入力信号の電圧レベルと同じレベルを有する信号を前記第１内部回路に印加するレベル固定部と、
前記第２入力ピンを通じて印加される前記第２入力信号を受信して前記第２内部回路に印加するか、または前記分配部から出力される前記第２入力信号を前記制御信号に応答して前記第２内部回路に印加する活性部と、を具備することを特徴とする集積回路装置。
前記第１入力信号は、
前記集積回路装置の特定の動作モードで第１論理レベル及び第２論理レベルのうちいずれかのレベルに維持される信号であることを特徴とする請求項１に記載の集積回路装置。
前記第１入力信号及び前記第２入力信号は、
相異なる性質の信号であることを特徴とする請求項１に記載の集積回路装置。
前記制御信号は、
前記集積回路装置の特定の動作モードで発生される信号であることを特徴とする請求項１に記載の集積回路装置。
前記制御信号は、
モードレジスタ設定（ＭＲＳ）ＤＲＡＭ信号であることを特徴とする請求項１に記載の集積回路装置。
前記集積回路装置は、
同期式ＤＲＡＭまたはラムバス（登録商標）ＤＲＡＭまたはダブルデータレート（ＤＤＲ）ＤＲＡＭであることを特徴とする請求項１に記載の集積回路装置。
内部回路に印加される第１ないし第Ｎアドレス信号を受信する第１ないし第Ｎアドレスピン及びクロック活性信号を受信するクロック活性ピンを具備する集積回路装置において、
前記第Ｎアドレスピンを通じて入力される前記第Ｎアドレス信号を前記内部回路に印加するか、制御信号に応答して所定のアドレステスト信号を前記内部回路に印加する活性部と、
前記クロック活性ピンを通じて入力されるクロック活性信号を受信して出力し、所定の制御信号に応答して前記クロック活性信号の電圧レベルと同じレベルを有する信号を出力するレベル固定部と、
前記クロック活性ピンを通じて入力される前記第Ｎアドレス信号を前記制御信号に応答して前記アドレステスト信号として出力する分配部と、を具備することを特徴とする集積回路装置。
前記活性部は、
前記制御信号が第１論理レベルである場合には前記第Ｎアドレスピンを通じて入力される前記第Ｎアドレス信号を前記内部回路に印加し、前記制御信号が第２論理レベルである場合には前記アドレステスト信号を前記内部回路に印加することを特徴とする請求項７に記載の集積回路装置。
前記レベル固定部は、
前記制御信号が第１論理レベルである場合には前記クロック活性ピンを通じて入力されるクロック活性信号を受信して出力し、前記制御信号が第２論理レベルである場合には前記クロック活性信号の電圧レベルと同じレベルを有する信号を出力することを特徴とする請求項７に記載の集積回路装置。
前記分配部は、
前記制御信号及び前記第Ｎアドレス信号を反転論理積する反転論理積手段であることを特徴とする請求項７に記載の集積回路装置。
前記活性部は、
前記制御信号を反転させるインバータと、
前記インバータの出力及び前記第Ｎアドレスピンを通じて入力される前記第Ｎアドレス信号を反転論理積する第１反転論理積手段と、
前記第１反転論理積手段の出力及び前記アドレステスト信号を反転論理積する第２反転論理積手段と、を具備することを特徴とする請求項７に記載の集積回路装置。
前記レベル固定部は、
前記制御信号を反転して出力する第１インバータと、
前記クロック活性ピンを通じて印加される信号を反転して出力する第２インバータと、
前記第１インバータ及び前記第２インバータの出力を反転論理積する反転論理積手段と、を具備することを特徴とする請求項７に記載の集積回路装置。
前記制御信号は、
前記集積回路装置のテストモードで第２論理レベルに発生される信号であることを特徴とする請求項７に記載の集積回路装置。
前記制御信号は、
モードレジスタ設定（ＭＲＳ）ＤＲＡＭ信号であることを特徴とする請求項７に記載の集積回路装置。
前記集積回路装置は、
同期式ＤＲＡＭまたはラムバス（登録商標）ＤＲＡＭまたはダブルデータレート（ＤＤＲ）ＤＲＡＭであることを特徴とする請求項７に記載の集積回路装置。
内部回路に印加される第１ないし第Ｎアドレス信号を受信する第１ないし第Ｎアドレスピン及びクロック活性信号を受信するクロック活性ピンを具備する集積回路装置のテスト動作時、前記第Ｎアドレス信号を前記クロック活性ピンを通じて前記内部回路に印加する方法において、
（ａ）前記集積回路装置がテストモードかどうかを判断して、テストモードでなければ前記第Ｎアドレス信号を前記第Ｎアドレスピンを通じて前記内部回路に印加する段階と、
（ｂ）前記集積回路装置がテストモードであれば、前記クロック活性ピンを通じて入力される前記クロック活性信号の電圧レベルと同じレベルを有する信号を所定の制御信号に応答して出力する段階と、
（ｃ）前記クロック活性ピンを通じて入力される前記第Ｎアドレス信号を前記制御信号に応答してアドレステスト信号として出力する段階と、
（ｄ）前記制御信号に応答して前記アドレステスト信号を前記内部回路に印加する段階と、を具備することを特徴とする異種信号の同一ピン印加方法。
前記（ｂ）段階は、
前記制御信号が第１論理レベルである場合には前記クロック活性ピンを通じて入力されるクロック活性信号を受信して出力し、前記制御信号が第２論理レベルである場合には前記クロック活性信号の電圧レベルと同じレベルを有する信号を出力することを特徴とする請求項１６に記載の異種信号の同一ピン印加方法。
前記（ｄ）段階は、
前記制御信号が第１論理レベルである場合には前記第Ｎアドレスピンを通じて入力される前記第Ｎアドレス信号を前記内部回路に印加し、前記制御信号が第２論理レベルである場合には前記アドレステスト信号を前記内部回路に印加することを特徴とする請求項１６に記載の異種信号の同一ピン印加方法。
前記制御信号は、
前記集積回路装置のテストモードで第２論理レベルで発生される信号であることを特徴とする請求項１６に記載の異種信号の同一ピン印加方法。
前記制御信号は、
モードレジスタ設定（ＭＲＳ）ＤＲＡＭ信号であることを特徴とする請求項１６に記載の異種信号の同一ピン印加方法。