KR960042768A - 페일메모리장치 - Google Patents

Abstract

다중 비트메모리의 페일데이타를 비트 압축하여 페일메모리에 기억하는 페일메모리장치에 있어서, 마스크데이타의 생성을 가능하게 한다. 4비트 메모리의 논리 비교결과에 의해 얻어진 페일데이타는 입력단자(21₁내지 21₄)를 통하여 압축회로(23)의 AND-OR 회로(27₁내지 27₄)로 공급되고, 각 AND-OR 회로로 레지스터 (26₁내지 26₄)에 설정된 4비트 압축데이타와의 논리곱 및 이들 논리곱의 논리합이 각각 취해져서 페일메모리(17)의 입력핀(22₁내지 22₄)에 각각 입력된다.

페일메모리의 추력핀(23₁내지 23₄)으로부터의 판독데이타는 전개회로(25)의 AND-OR 회로(31₁내지 31₄)에 각각 공급되고, AND-OR 회로(31₁)로 레지스터(26₁내지 26₄)의 제1비트와의 논리곱 및 이들 논리곱의 논리합에 취해지고, AND-OR 회로(31₁내지 31₄)로 레지스터(26₁내지 26₄)의 제2비트 내지 제4비트와의 논리곱 및 이들 논리곱의 논리합이 각각 취해지고, 이들 논리합 출력은 출력단자(24₁내지 24₄)에 마스크 데이타로서 각각 공급된다.

Description

페일메모리장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 의한 페일메모리장치의 1실시예를 나타내는 논리회로도, 제2도는 제1도의 실시예에 있어서, 4비트 압축시의 피시험메모리의 페일상태 및 페일메모리의 격납상태와, 그 페일메모리로부터 판독되는 마스크 패턴의 어드레스와의 대응관계를 예시하는 도면.

Claims (2)

1. 피시험 메모리로부터 판독한 데이타와, 기대치 데이타와의 논리비교결과에 의해 얻어진 페일데이타를 비트폭 가변메모리인 페일메모리에 수용하고, 이 페일메모리의 기억내용을 판독하여 마스크 패턴을 발생하고, 이 마스크 패턴에 의해 재차 페일 데이타의 페일메모리로의 수용을 금지하도록 한 페일메모리장치에 있어서, 페일데이타가 입력되는 2이상의 정수인 n개의 입력단자와, 압축데이타가 입력되는 레지스터와, 상기 레지스터에 입력된 압축데이타를 따라, 상기 n개의 입력단자에 입력된 페일 데이타 중의 임의의 복수의 데이타를 압축하여 상기 페일메모리로 공급하는 압축 회로와, 상기 페일메모리로부터 판독된 데이타를, 상기 레지스터의 압축데이타에 따라, n개의 출력단자로 전개하여 상기 마스크 패턴으로서 출력하는 전개회로를 구비한 것을 특징으로 하는 페일메모리장치.
2. 제1항에 있어서, 상기 레지스터는 각각이 n비트의 제1 내지 제n의 n개의 레지스터로 구성되어 있고, 상기 압축회로는 각각이 n개의 AND회로와 이들 AND회로의 논리합을 취하는 1개의 OR회로를 포함하는 제1 내지 제n의 n개의 AND-OR 회로로 구성되어 있고, 제i(i=1,2,…,n) AND-OR 회로는 제i레지스터의 제1 내지 제n비트 출력과, 상기 제1 내지 제n입력단자의 입력과의 각 논리곱을 각각 취하고, 또한 이들 논리곱의 논리합을 취하여 이 논리합 출력을 상기 페일메모리의 제i입력핀으로 공급하고, 상기 전개회로는 각각이 n개의 AND회로와 이들 AND회로의 논리합을 취하는 1개의 OR회로를 포함하는 제1 내지 제n의 n개의 AND-OR 회로로 구성되어 있고, 제j(j=1,2,…,n) AND-OR 회로는 상기 페일메모리의 제1 내지 제n출력핀의 출력과, 상기 제1 내지 제n레지스터의 제j비트출력과의 각 논리곱을 각각 취하고, 또한 이들 논리곱의 논리합을 취하여 이 논리합 출력을 상기 n개의 출력단자 중의 제j출력단자로 공급하는 것을 특징으로 하는 페일메모리장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.