JPH03269279A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は不良アドレス線を救済するだめの予備線（冗
長線）を備えた半導体メモリ、いわゆるリダンダンシ構
成メモリを試験する装置に関し、特にその不良解析部分
に係わるものである。

「従来の技術」 リダンダンシ構成メモリは第１図に示すように、本来の
メモリ領域１１に対し、そのメモリ領域１１の外に、そ
のカラム（列）アドレス線と平行したカラム用予備アド
レス線１２と、ロウ（行）アドレス線と平行したロウ用
予備アドレス線１３とを備え、ファンクションテストに
おいて不良（フェイル）が発生した場合に、その不良セ
ルが存在するアドレス線を予備アドレス線（スペアライ
ン）と電気的に置きかえて良品として使用することがで
きるようにしたものである。

このリダンダンシ構成メモリにおいて、本来のメモリ領
域に不良が発生した場合には、その不良セルのアドレス
を探し、その不良セルをどのスペアラインで置き換える
ことで良品として使用できるかを調べ、使用できる場合
は、ロウ（行）、カラム（列）のどちらのスペアライン
で置き換えを行なうべきかの解析をする。この解析を不
良救済と云う。

この不良救済に必要とするデータは、救済を行なうメモ
リ領域（解析ブロック）１１内の不良セル（フェイル）
の総数（トークルフェイルカウント、ＴＦＣ）と、各ロ
ウアドレス線上の不良セル（フェイル）の数（ロウアド
レスフェイルカウント、ＲＦ　Ｃ）と、各カラムアドレ
ス線上の不良セル（フェイル）の数（カラムアドレスフ
ェイルカウント、ＣＦＣ）とである。つまり第２図に示
すように、本来のメモリ領域１１におけるロウアドレス
線ＲＡ、上の不良セルの数がＲＦ　Ｃｔｒ＋　　として
求められ、カラムアドレス線ＣＡ、上の不良セルの数が
ＣＡＣＬＪ、として求められる。

このような不良セル救済を従来はどのようにして行って
いたかを説明する。まず不良セルを探す。

つまり第３図に示すように、パターン発生器１４からア
ドレス及びデータを発生して、これらを被試験メモリ１
５に与え、そのアドレスで指定してそのデータを書込み
、次にそのメモリ１５を読出し、その読出し信号とパタ
ーン発生器１４からの期待値とを論理比較器１６で比較
し、不一致の場合はその時、被試験メモリ１５に与えて
いるアドレスで不良解析メモリ１７にデータ゛１“を書
込む。

一連の試験を終了した後に、不良解析メモリ１７を読出
して、不良救済に必要なデータＴＦＣＲＦＣ，ＣＦＣを
求めるが、このために、第４図Ａに示すように、ロウア
ドレスＲＡを０番地とし、カラムアドレスＣＡを０番地
から順次最大番地まで変化させて不良解析メモリ１７の
ロウアドレス線ＲＡ　ｏ上の各セルを順次読出し、“°
１”の数を計数し、その計数結果ＲＦ　Ｃ（０）を求め
、次にロウアドレスＣＡを１番地とし、再びカラムアド
レスＣＡを０番地から順次最大番地まで変化させて、ロ
ウアドレス線ＲＡ、上の“１′の数の合計ＲＦＣ（１）
を求め、以下ロウアドレスＲＡの最大番地まで同様のこ
とを行って、ＲＦＣを求め、次に第４図Ｂに示すように
カラムアドレスＣＡを０番地とし、ロウアドレスＲＡを
０番地から順次最大番地まで変化させてカラムアドレス
線ＣＡ、上の“′１°゛の数の合計ＣＦ　Ｃ（０）を求
め、次にカラムアドレスＣＡを１番地とし、再びロウア
ドレスＲＡをＯ番地から最大番地まで順次変化させてカ
ラムアドレス綿ＣＡ、上の“１゛′の数の合計ＣＦ　Ｃ
（１）を求め、以下刃ラムアドレスＣＡの最大番地まで
同様のことを行ってＣＦＣを求める。その後、ＲＦＣ又
はＣＦＣの各値の総和を求めてＴＦＣを得る。

この全不良セル数ＴＦＣの値により解析ブロック（本来
のメモリ領域）内の不良セルの有無と、不良セルの救済
の可能性とのチエツクを行う。つまりスペアラインを全
て使用した場合の救済できる不良セルの最大値とＴＦＣ
の値とを比べ後者が前者を越えていないことをチエツク
する。

次にＲＦＣ，ＣＦＣのデータをもとに不良アドレス線の
検出及び計数を行う。不良アドレス線の検出は、ロウア
ドレス線上の不良セル数Ａと、カラム用予備線の本数Ｂ
とを比較し、Ａ＞Ｂのライン不良条件が成立する場合は
、このロウアドレス線を不良アドレス線として検出する
。つまりＡ〉Ｂの場合はこのロウアドレス線上の不良セ
ルをカラム用予備線で救済しようとしてもカラム用予備
線の数が不足してしまうから、このロウアドレス線上の
不良セルの救済のためには必ずロウ用予備線を使用しな
げればならない。従ってＡ＞Ｂのライン不良条件が成立
つロウアドレス線を不良アドレス線とする。同様にして
カラムアドレス線についても不良アドレス線を検出する
。

このようにして不良アドレス線が検出され、スペアライ
ンとの置き換え（救済）が決定されると、その各不良ア
ドレス線上の不良セルを除外した値に、ＲＦＣ，ＣＦＣ
，ＴＦＣの各データを更新し、再度ライン不良条件をチ
エツクする。

すべての不良アドレス線を取除いた後に、残った不良セ
ルは不良セルの多いアドレス線から救済を行う、救済の
全組合せ（総当り）等の方法で不良セルの救済を行い、
最終的に被試験メモリが良品として使用できるかどうか
と、使用できる場合はスペアラインと置きかえを行う不
良アドレス線のアドレス値を不良救済の解として求める
。

「発明が解決しようとする課題」 先に述べたように従来においてはＲＰＣＣＦＣを求める
ために、ロウ側のアドレス線の１本１本について不良セ
ル数の計数を行い、更にカラム側のアドレス線の１本１
本について不良セル数の計数を行っているため、不良解
析メモリ１７を１つの解析ブロックについてその領域内
を全てアクセスすることを２度行わなければならず、こ
のために長い時間を必要とした。しかも各アドレス線ご
とに、そのアドレス範囲を指定して、読出し、その間の
１”の数を計数するため、１本のアドレス線に対する読
出し、その読出しの後に次のアドレス範囲の指定、動作
のスタートなどの処理を各アドレス線ごとに行うため、
ＲＦＣＣＦＣの各値を求めるために時間がかかった。更
に複数の被試験メモリを同時に試験した場合でも、不良
解析メモリからＲＦＣ，ＣＦＣ，ＴＦＣを求める処理は
１個の被試験メモリごとに行われるため、すべての被試
験メモリについてのＲＦＣ，ＣＦＣ。

ＴＦＣを得るまでに長い時間を必要とする欠点が１ ２ あった。

従来において不良アドレスの検出は、例えばカラム用ス
ペアラインの本数Ｂとロウアドレス線の各不良セル数Ｒ
ＦＣ（ｘ）（−Ａ）とを比較し、ライン不良条件（Ａ＜
Ｂ）が成立すると、そのＲＦＣ（ｘ）の要素番号Ｘを−
１し、その値（ｘ−１）をロウ側の不良アドレスとして
メモリに格納し、がつロウ側の不良アドレスの計数を＋
１している。

同様のことをカラムアドレス線の各不良セル数ＣＦＣ（
に）についても行ってカラム側の不良アドレスの検出を
行っていた。これらのソフトウェアによる処理に比較的
長い時間がかかった。また被試験メモリの複数個を同時
試験した場合も、各１個の被試論メモリごとに前述した
不良アドレス検出を行うため、全体としての処理時間が
長い欠点があった。

不良アドレス線の救済が決ると、前述したようにその不
良アドレス線上の不良セルの除外処理をしてＲＦＣ，Ｃ
ＦＣ，ＴＦＣの各データを更新するが、このため、従来
においては例えばロウアドレスの５番地が不良アドレス
線として救済されると、ＴＦＣからＲＦ　Ｃ（６）の値
を減算してＴＦＣを更新し、次にＲＦ　Ｃ（６）を０と
する。次にロウアドレスを５番地とし、カラムアドレス
を０番地から順次インクリメントしながら、その都度、
不良解析メモリをアクセスし、“１゛が読出されると、
そのカラムアドレスで停止して、そのカラムアドレスに
対応するＣＦＣの内容を−１し、その後、カラムアドレ
スのインクリメントを継続して不良解析メモリをアクセ
スし、同様のことを行い、これをカラムアドレスの最大
値まで行い、ＣＦＣの更新を行う。このためこの例では
ＣＦＣのデータ更新に長い処理時間を必要とし、カラム
アドレス線を救済すれば同様にＲＦＣのデータ更新に長
い時間を必要とする欠点があった。

「課題を解決するための手段」 請求項１の発明によれば、被試験メモリを試験し、不一
致出力が生じると不良解析メモリにデータ°′１”を書
込むが、その際に不良解析メモリをリードモディファイ
ライト動作とし、つまり与えられているアドレスで一度
読出した後、書込みを行う動作とし、その不良解析メモ
リから読出されたデータは禁止信号として禁止ゲートに
与えられ、禁止ゲートには、被試験メモリの読出し出力
と期待値との比較結果が入力される。不良解析メモリに
与えられているカラムアドレスが、リードモディファイ
ライト動作を行うカラム用不良数メモリへ与えられ、そ
のカラム用不良数メモリの読出しデータはカラム用加算
器で＋１される。禁止ゲトから不一致出力が出力される
と、つまり不良解析メモリの読出しデータが“０“′で
かつ比較結果が不一致の時は、カラム用不良数メモリに
カラム用加算器の出力が書込まれる。このようにしてカ
ラム用不良数メモリの各アドレスには被試験メモリの各
カラムアドレス線上の不良セル数がそれぞれ計数記憶さ
れ、ＣＦＣが求まる。同様に不良解析メモリに与えられ
ているロウアドレスが、リードモディファイライト動作
を行うロウ用不良数メモリへ与えられ、そのロウ用不良
数メモリの読出しデータはロウ用加算器で＋１される。

禁止ゲートから不一致出力が出力されると、ロウ用不良
数メモリにロウ用加算器の出力が書込まれる。従ってロ
ウ用不良数メモリの各アドレスには、被試験メモリの各
ロウアドレス線上の不良セル数がそれぞれ計数記憶され
、ＲＦＣが求まる。更に禁止ゲートから出力される不一
致出力の数が不良数カウンタで計数されてＴＦＣが求ま
る。

請求項２の発明によれば、不良解析メモリに対する書込
みが終了した後、その不良解析メモリの全領域が読出さ
れ、その時の不良解析メモリのカラムアドレスと同一の
アドレスが、リードモディファイライト動作を行うカラ
ム用不良数メモリへ与えられ、そのカラム用不良数メモ
リの読出しデータはカラム用加算器で＋１され、不良解
析メモリからデータ“１′°が読出されるごとに、カラ
ム用加算器の出力がカラム用不良数メモリに書込まれる
。従って不良解析メモリの各カラムアドレス線上のデー
タ゛′１°゛の数がそれぞれ、カラム用不良数メモリの
各アドレスに計数記憶され、ＣＦＣが得られる。また読
出されている不良解析メモリ５ ６ のロウアドレスと同一のアドレスが、リードモディファ
イライト動作を行うロウ用不良数メモリへ与えられ、そ
のロウ用不良数メモリの読出し、データはロウ用加算器
で＋１され、不良解析メモリからデータ″１”が読出さ
れるごとに、ロウ用加算器の出力がロウ用不良数メモリ
に書込まれる。

従って不良解析メモリの各ロウアドレス線」二のデータ
“′１°°の数がそれぞれロウ用不良数メモリの各アド
レスに計数記憶され、ＲＦＣが求まる。更に不良解析メ
モリの読出しデータ”　Ｉ　”の数が不良数カウンタで
計数されてＴＦＣが求まる。

請求項３の発明によれば、被試験メモリ中のロウ用予備
線の数がレジスタに格納され、被試験メモリのカラムア
ドレスをアドレスとしてそのカラムアドレス線上の不良
セルの数が書込まれたカラム用不良数メモリのアドレス
が順次読出され、その各読出された不良セル数とレジス
タの予備線数とが比較器で比較され、比較器より不良セ
ル数の方が大きいことを示す出力が出るごとに、その時
カラム用不良数メモリに与えられているアドレスが不良
アドレスメモリにデータとして書込まれ、またその書込
み回数が不良アドレス数カウンタで計数される。このよ
うにしてカラム側の不良アドレス線が検出されて、その
アドレス値が不良アドレスメモリに書込まれる。同様に
被試験メモリ中のカラム用予備線の数がレジスタに格納
され、被試験メモリのロウアドレスをアドレスとしてそ
のロウアドレス線上の不良セルの数が書込まれたロウ用
不良数メモリのアドレスが順次読出され、その各読出さ
れた不良セル数とレジスタの予備線数とが比較器で比較
され、比較器から不良セル数の方が大きいことを示す出
力が出るごとにその時ロウ用不良数メモリに与えられて
いるアドレスが不良アドレスメモリにデータとして書込
まれ、またその書込み回数が不良アドレス数カウンタで
計数される。

請求項４の発明によれば被試験メモリのカラムアドレス
をアドレスとして、そのカラムアドレス線上の不良セル
の数が書込まれたカラム用不良数メモリと、被試験メモ
リのロウアドレスをアトレスとして、そのロウアドレス
線上の不良セルの数が書込まれたロウ用不良数メモリと
がそれぞれリードモディファイライト動作とされ、カラ
ム用不良数メモリの読出しデータはカラム用減算器で−
１され、ロウ用不良数メモリの読出しデータはロウ用減
算器で−１され、不良アドレス線と決定されたカラム（
又はロウ）アドレスがアドレスとしてカラム（又はロウ
）用不良数メモリへ与えられ、かつロウ（又はカラム）
用不良数メモリに対し、そのＯ番地から最大番地までア
ドレスが順次与えられると共にカラム用不良数メモリに
与えられているアドレスがカラムアドレスとして、また
ロウ用不良数メモリに与えられているアドレスがロウア
ドレスとして不良解析メモリに与えられてこれが読出さ
れ、不良解析メモリからデータ゛１′′が読出された時
、カラム用減算器の出力がカラム用不良数メモリに書込
まれ、かつロウ用減算器の出力がロウ用不良数メモリに
書込まれる。

［実施例Ｊ 第５図に請求項１の発明の実施例の要部を示す。

不良解析メモリ］７はリードモディファイライト動作と
され、■テストサイクル中に読出しが行われた後書込み
が行われる。不良解析メモリ１７には第３図中のパター
ン発生器１４から１テストザイクルごとにカラムチ１−
レスとロウアドレスとが与えられ、第３図中の論理比較
器１６からの被試験メモリの読出し出力と期待値との比
較結果出力が端子１８からアンド回路１９へ供給される
。アンド回路１９には端子２１から１テストサイクルご
とに所定のタイミングで書込み指令ＷＥＩが与えられる
。アンド回路１９の出力は不良解析メモリ１７の書込み
イネーブル端子ＷＥに与えられている。不良解析メモリ
１７のデータ端子り、には論理“１“が与えられている
。

この実施例では不良解析メモリ１７から読出されたデー
タは禁止信号として禁止ゲート２２へ供給される。禁止
ゲート２２には１テストザイクルごとに適当なタイミン
グで発生する書込指令ＷＥ２と、端子１８から比較結果
出力とが与えられている。更にこの実施例ではカラム用
不良数メモリ９ ０ ２３、ロウ用不良数メモリ２４、不良数カウンタ２５が
設けられる。カラム用不良数メモリ２３及びロウ用不良
数メモリ２４は共に同時にリードモディファイライト動
作とされ、不良解析メモリ１７に与えられているカラム
アドレスがアドレスとしてカラム用不良数メモリ２３に
与えられ、不良解析メモリ１７に与えられているロウア
ドレスがアドレスとしてロウ用不良数メモリ２４に与え
られる。カラム用不良数メモリ２３から読出されたデー
タはカラム用加算器２６で＋１され、そのカラム用加算
器２６の加算出力はカラム用不良数メモリ２３のデータ
端子り、に与えられている。ロウ用不良数メモリ２４か
ら読出されたデータはロウ用加算器２７で＋１され、そ
の加算出力はロウ用不良数メモリ２４のデータ端子り、
に与えられている。禁止ゲート２２の出力がカラム用不
良数メモリ２３及びロウ用不良数メモリ２４の各書込み
イネーブル端子ＷＥに与えられている。不良数カウンタ
２５は禁止ゲート２２の出力中の′１′′の数を計数す
るものであり、この例ではメモリ２８よ加算器２９とで
構成した場合で、メモリ２８から読出されたデータが加
算器２９で」−１され、その加算出力がメモリ２８のデ
ータ端子り、に与えられ、禁止ゲート２２の出力がメモ
リ２８の書込みイネーブル端子ＷＥに与えられ、メモリ
２８はメモリ２３．２４と同時にリードモディファイラ
イト動作とされる。

このような構成において比較結果が不一致になると、端
子１８よりの信号が“′１゛となり、このテストザイク
ルにおｉｌｌる書込み指令が端子２１よりアンド回路１
９を通過し、不良解析メモリ１７に、その時のカラムア
ドレス及びロウアドレスによりアドレス指定されてデー
タ“１″′が書込まれる。この書込みに先立ちその同一
テストサイクル中に不良解析メモリ１７が読出され、そ
の検出されたデータが“′Ｉ゛でなく′０°゛であれば
、禁止ゲート２２は禁止されず、禁止ゲート２２に不敗
出力゛１“が与えられているから、書込み指令ＷＥ２が
禁止ゲート２２を通過し、カラム用不良数メモリ２３の
その時のカラムアドレスと同一アトレスにカラム用加算
器２６の出力が書込まれ、ロウ用不良数メモリ２４のそ
の時のロウアドレスと同一アトレスにロウ用加算器２６
の出力が書込まれ、メモリ２８に加算器２９の出力が書
込まれる。加算器２６，２７．２９はテストの開始前に
予めそれぞれクリアされである。従って、カラム用不良
数メモリ２３のあるアドレスについてそれに対して最初
に書込まれる時はその直前に読出されたデータがＯであ
り、これに対してカラム用加算器２６で＋１され、１が
書込まれ、次にその同一アドレスについて書込まれる時
は、その直前に読出されたデータが１であり、これに対
しカラム用加算器２６で＋１され、２が書込まれる。カ
ラム用不良数メモリ２３の各アドレスはそれぞれ不良解
析メモリ１７の各カラムアドレスと同一であるから、カ
ラム用不良数メモリ２３の各アドレスには不良解析メモ
リ１７の各カラムアドレス線上のデータ゛１“の数がそ
れぞれ計数されてゆくことになる。

ロウ用不良数メモリ２４も同様に動作するため、ロウ用
不良数メモリ２４の各アドレスには不良解析メモリ１７
の各ロウアドレス線上のデータパ】“の数がそれぞれ計
数される。メモリ２８には不良解析メモリ１７中の１°
゛の数が計数される。実際には被試験メモリに対する試
験は、１回の試験中に同一セルがなん回も読出される。

しかし、同一セルについて最初に不一致が検出されると
、その時にそのセルと対応する不良解析メモリ１７のセ
ルにデータ“１″”が書込まれるから、次にそのセルに
ついて不一致が検出されても、この時は不良解析メモリ
１７から先に記憶されたデータ“１°゛が読出され、禁
止ゲート２２が禁止されるため、同一セルについての２
回目以後の不一致検出出力でメモリ２３，２４．２８に
対し書込み動作が行われることはない。

このようにして被試験メモリに対しテスト終了後を印加
して、読出し出力を期待値との比較試験を終了した時に
は、カラム用不良数メモリ２３にＣＦＣが、ロウ用不良
数メモリ２４にＲＦＣが、不良数カウンタ２５にＴＦＣ
がそれぞれ得られる。

３ ４ この第５図に示した実施例では、試験をしながら、不良
セルの計数を行っているため、従来試験終了後に不良解
析メモリを読出してＣＦＣＲＦＣ，ＴＦＣを求めていた
時間がゼロとなる。しかし、不良解析メモリ１７を全テ
ストサイクルでリードモディファイライトを行うため、
高速動作が困難な場合があり、従って高速動作メモリの
試験には適用困難であり、かつ試験中にデータを読出す
ため、インターリーブ方式を使っての高速化もできない
。

このような点からテストが終了した後、不良解析メモリ
を読出してハードウェア構成によりＣＦＣ，ＲＦＣ，Ｔ
ＦＣを求めるようにしたのが請求項２の発明であり、そ
の実施例を第６図に示す。

この例においても第５図の場合と同様にカラム用不良数
メモリ２３、ロウ用不良数メモリ２４、不良数カウンタ
２５、カラム用加算器２６、ロウ用加算器２７が設けら
れる。テスト終了後の不良解析メモリ１７の１解析ブロ
ツクの全領域をアドレス発生器３１からロウアドレス及
びカラムアドレスを発生させて各セルごとに順次読出す
。この時、不良解析メモリ１７に与えるカラムアドレス
、ロウアドレスとそれぞれ同一のアドレスをカラム用不
良数メモリ２３、ロウ用不良数メモリ２４にそれぞれア
ドレスとして与える。このためこの例ではアドレス発生
器３１に与えるクロック発生器３２のクロックをロウア
ドレスカウンタ３３で計数し、その計数値をアドレスと
してロウ用不良数メモリ２４ヘアトレスとして与え、そ
のカウンタ３３の計数値に桁」二げセレクタ３４へ供給
し、桁上げセレクタ３４でロアアドレスの最大値を検出
し、その検出出力をクロック発生器３２のクロックと同
期してカラムアドレスカウンタ３５で計数し、その計数
値をカラム用不良数メモリ２３へアドレスとして供給す
る。アドレス発生器３１とロウアドレスカウンタ３３と
を同時にスター１〜させ、ロウアドレスカウンタ３３の
計数値と不良解析メモリ１７へ与えられるロウアドレス
と一致させ、かつ桁上げセレクタ３４を設定してカラム
アドレスカウンタ３５の計数値と、不良解析メモリ１７
に与えられるカラムアドレスと一致させる。アドレス発
生器３１は従来において不良解析メモリ１７の読出しに
用いているものと同一のものを用いることができる。不
良解析メモリ１７の読出し出力はゲート３６へ供給され
、ゲート３６には書込み指令が不良解析メモリ１７の読
出しサイクルごとに与えられる。ゲート３６の出力はメ
モリ２３２４．２８の各書込みイネーブル端子ＷＥに与
えられている。第５図の場合と同様にメモリ２３２４．
２８はそれぞれ同時にリードモディファイライト動作と
され、その各読出しデータはそれぞれ加算器２６，２７
．２９で＋１される。不良解析メモリ３６からデータ″
１°”が読出されると、その時の書込み指令がゲート３
６を通過し、メモリ２３，２４．２８に対する書込みが
それぞれ行われる。従って不良解析メモリ１７の１解析
ブロツクの全領域を読出し終った時は、その解析ブロッ
クに対するＣＦＣ，ＲＦＣ，ＴＦＣがそれぞれメモリ２
３，２４．２８に得られることは容易に理解することが
できよう。

なお、不良解析メモリ１７に読出し時に与えられている
カラムアドレス、ロウアドレスそのものを分岐してカラ
ム用不良数メモリ２３、ロウ用不良数メモリ２４にそれ
ぞれアドレスとして与えてもよい。しかし、第６図に示
すようにロウアドレス力うンタ３３、桁上げセレクタ３
４、カラムアドレスカウンタ３５を設ける時は、既存の
試験装置に対しても、そこからクロックと不良解析メモ
リ１７の読出し出力とを受けて、メモリ２３，２４．２
８にそれぞれＲＦＣ，ＣＦＣ，ＴＦＣを得るようにする
ことができる。

不良解析メモリ１７に複数の解析ブロックのテスト結果
が記憶されている場合は、その不良解析メモリ１７の全
体を連続的に読出しながら、各解析ブロックごとにＣＦ
Ｃ，ＲＦＣ，ＴＦＣをそれぞれ計数するようにすること
もできる。例えば第７図に示すように不良解析ブロック
１７が４つの解析ブロック■〜■に分割され、不良解析
メモリ１７のロウアドレスＲＡが１０ビツト、カラムア
ドレスＣＡが１０ピントで、その各最上位ビット７ ＲＡ，、ＣＡ．が“０゛′“０°”で解析ブロック■を
、ピ　　”　ｏ　”で解析ブロック■を、“０″“ピで
解析ブロック■を、“１゛°　　“１′”で解析ブロッ
ク■をそれぞれ選択するようにした場合につき説明する
。この場合第８図に示すように不良解析メモリ１７に読
出しの際に与えられるロウアドレスＲＡと同一アドレス
が端子３７がらマルチプレクサ３８に入力され、また不
良解析メモリ１７に与えられるカラムアドレスＣＡと同
一アドレスが端子３９からマルチプレクサ３８に与えら
れ、これらアドレスからマルチプレクサ３８で解析ブロ
ックを決定するビット、この例ではＲＡ。

とＣＡ，とが取出され、これらビットＲＡ．　　ＣＡ９
が端子３９より第６図中のＴＦＣメモリ３８にアドレス
（第９図Ｃ）として与えられる。また、マルチプレクサ
３８の出力はマルチプレクサ４２へ供給されて、端子３
７からのロウアドレスＲＡの上位に付加され、第９図Ａ
に示すアドレスとして、端子４３を通して第６図中のロ
ウ用不良数メモリ２４へ供給される。同様にマルチプレ
クサ３８の出力はマルチプレクサ４４へ供給されて、端
子３９からのカラムアドレスＣＡの上位に付加され、第
９図Ｂに示すアドレスとして、端子４５から第　６図中
のカラム用不良数メモリ２３へ供給される。従って、不
良解析メモリ１７の全領域を連続して読出すと、その読
出しが終了した時に、不良解析メモリ１７中の解析ブロ
ック■、■、■、■の各ＣＦＣがそれぞれ第１０図に示
すようにカラム用不良数メモリ２３の領域■、■、■、
■に得られ、各ＲＰＣがそれぞれ、ロウ用不良数メモリ
２４の領域■、■、■、■に得られ、各ＴＦＣがそれぞ
れＴＦＣ用メ子メモリ２８域■、■、■、■に得られる
。

なお第７図ではロウアドレスＲＡ、カラムアドレスＣＡ
の各上位ビットで各解析ブロックの領域を指定したが、
アドレス中の他のビットで解析ブロックの領域指定を行
う場合もある。またこの第８図の考えは第５図に示した
テストを行いながらＣＦＣ，ＲＦＣ，ＴＦＣを求める場
合にも適用できる。不良解析メモリ１７にテスト結果を
記憶する解析ブロックの数は４に限らない。

第１Ｉ図に請求項３の発明の実施例を示す。これはＣＦ
Ｃ又はＲＦＣから不良アドレスをハードウェアで検出す
るための構成であり、カラム用不良数メモリ２３には、
被試験メモリ（１解析ブロツク）のカラムアドレスをア
ドレスとして、そのカラムアドレス線上の不良セルの数
が書込まれてあり、ロウ用不良数メモリ２４には、同一
の被試験メモリ（１解析ブロツク）のロウアドレスをア
ドレスとして、そのロウアドレス線上の不良セルの数が
書込まれである。つまりカラム用不良数メモリ２３には
ＣＦＣが書込まれてあり、同様にロウ用不良数メモリ２
４にはＲＦＣが書込まれてあり、これらは例えば第５図
、又は第６図に示した実施例により求められる。端子４
６からカラムアドレスがカラム用不良数メモリ２３にア
ドレスとして与えられて読出され、端子４７からロウア
ドレスがロウ用不良数メモリ２４にアドレスとして与え
られて読出される。カラム用不良数メモリ２３から読出
されたデータと、ロウ用不良数メモリ２４から読出され
たデータとの一方がマルチプレクサ４８で端子４９の選
択信号に応して選択される。マルチプレクサ４８の出力
Ａは大きさ比較器５１の一方の入力として供給され、レ
ジスタ５２に格納されている予備線の本数Ｂと比較され
る。

マルチプレクサ４８でカラム用不良数メモリ２３の読出
し出力が選択される場合は、ロウ用予備線の数がレジス
タ５２に格納され、ロウ用不良数メモリ２３の読出し出
力が選択される場合はカラム用予備線の数がレジスタ５
２に格納される。比較器５１で読出し出力、つまり不良
セルの数Ａが予備線の本数Ｂより大きいと判定されると
、つまりライン不良条件Ａ＞Ｂが成立すると、比較器５
１の出力は“１゛°となり、この出力”　１　”が不良
アドレス線数カウンタ５３で計数される。比較器５１の
出力はゲート５４にも供給され、ゲート５４には不良数
メモリ２３又は２４の各読出しサイクルごとに適当なタ
イミングで書込み指令が与えられている。ゲート５４の
出力は不良アドレスメモＩＪ５５の書込めイネーブル端
子ＷＥに供給される。

１ ２ カウンタ５３の計数値がアドレスとして不良アドレスメ
モリ　５５へ供給される。端子４６のカラムアドレス及
び端子４７のロウアドレスはマルチプレクサ５６にも供
給され、マルチプレク５６は端子４９の選択信号で制御
され、マルチプレクサ４８でカラム用不良数メモリ２３
の読出し出力が選択される時は、マルチプレクサ５６か
らカラムアドレスが選択される。マルチプレクサ５６で
選択されたアドレスは不良アドレスメモリ５５にデータ
として供給される。

この構成において不良アドレス線数カウンタ５３、メモ
リ５５は予めクリアしておく、まず、方、例えばカラム
用不良数メモリ２３の読出し出力を選択するようにして
、端子４６にカラムアドレスを０番地から順次、最大番
地まで与える。従ってカラム用不良数メモリ２３から各
カラムアドレス線上の各不良セル数がＯ番地から順次読
出され、その読出された各不良セル数が、マルチプレク
サ４８を通じて比較器５１へ供給され、各カラムアドレ
ス線上の不良セル数Ａが、レジスタ５２のロウ用予備線
の本数Ｂと比較され、ライン不良条件Ａ＞Ｂが成立しな
い場合は、比較器５１の出力は”　ｏ　”でカウンタ５
３、メモリ５５は動作しないが、ライン不良条件Ａ＞Ｂ
が成立すると、比較器５１の出力がパ１′″となり、こ
の“１゛°がカウンタ５５で計数され、またゲート５４
が開らかれ、書込み指令がメモリ５５に与えられ、その
時の端子４６のカラムアドレスがマルチプレクサ５６を
通じて不良アドレスとして不良アドレスメモリ５５に書
込まれる。このようにしてカラムアドレスをその最大番
地まで発生させると、カラムアドレス線中のライン不良
条件が成立したすべてのカラムアドレスが不良アドレス
メモリ５５に得られ、かつその不良アドレス線の数が不
良アドレス線数カウンタ５３に得られる。このカウンタ
５３の計数値が、カラム用予備線の本数より大きい場合
は救済不能として処理を停止する。カウンタ５３の計数
値がカラム用予備線の本数より小ざい場合は、その各カ
ラム側の不良アドレス線にカラム用予備線を割当て救済
を行う。次にカウンタ５３、メモリ５５をクリアし、ロ
ウ用不良数メモリ２４の読出し出力をマルチプレクサ４
８で選択するようにし、かつレジスタ５２にカラム用予
備線の本数を格納して、ロウアドレスを０番地からその
最大番地まで順次端子４７に印加して、同様のことを行
い、ロウ側の不良アドレスをメモリ５５に得、その本数
をカウンタ５３に得る。

なおマルチプレクサ４８．５６を省略して、例えばロウ
用不良数メモリ２４の出力を直接比較器５１へ供給し、
端子４７のロウアドレスを直接メモリ５５のデータ端子
へ供給し、カラム用不良数メモリ２３についても大きさ
比較器、不良アドレス線数カウンタ、不良アドレスメモ
リを設けて、ロウ側とカラム側とについて同時に不良ア
ドレス及びその数を求めるようにしてもよい。

例えば第１２図に示すように半導体メモリが解析ブロッ
クｌｌａとｌｌｂ七からなり、カラム用予備線は１２ａ
、１２ｂとして示すように各解析ブロックｌｌａ、ｌｌ
ｂとに各別に割当てられているが、ＩＩつ用予備線は１
３として示すように両解析ブロックｌｌａ、ｌｌｂに共
通に割当てられでいることがある。このような場合にお
いて、各解析ブロック１１ａ、１１ｂごとにそれぞれ各
別のカラム用不良数メモリ２３とロウ用不良数メモリ２
４とにそれぞそれ、ＣＦＣ，ＲＦＣが得られている場合
は、次のようにすれば高速に不良アドレスを求めること
ができる。すなわち第１１図に示した構成とほぼ同一の
構成のものを第１３図に示すように不良アドレス検出部
５７ａ、５７ｂとして緬続的に設ける。これら不良アド
レス検出部５７ａ　　５７ｂ内で第１１図で示したもの
と対応するものにはそれぞれ同一番号を付けである。不
良アドレス検出部５７ａにおいてマルチプレクサ４８と
比較器５１との間に加算器５８が挿入され、加Ｎ器５８
はマルチプレクサ４８よりの出力（不良セル数）と、前
段の不良アドレス検出部（図示せず）からの不良セル数
とを加算して比較器５１へ供給すると共にマルチプレク
サ５９へ供給する。

マルチプレクサ５９は前段の不良アドレス検出部からの
不良セル数と加算器５８の出力（不良セル５ ６ 数）との何れかを選択してその不良セル数を後段の不良
アドレス検出部５７ｂへ出力する。不良アドレス検出部
５７ｂも、不良アドレス検出部５７ａと同様に構成され
る。

第１２図に示したメモリに対するロウ側の不良アドレス
を検出するには、解析ブロックＩｌａに対するＲＦＣを
書込んだロウ用不良数メモリ２４を不良アドレス検出部
５７ａに設け、解析ブロックｌｌｂに対するＲＦＣを書
込んだロウ用不良数メモリ２４を不良アドレス検出部５
７ｂに設け、不良アドレス検出部５７ａのマルチプレク
サ５９を加算器５８の出力を選択するように設定し、か
つマルチプレクサ４８はロウ用不良数メモリ２４の読出
し出力を選択し、マルチプレクサ５９は端子４７のロウ
アドレスを選択するようにし、レジスタ５２にカラム用
予備線の数を格納し、端子４７にロウアドレスをＯ番地
から順次最大番地まで与える。各ロウアドレスで不良ア
ドレス検出部５７ａで読出された不良セル数は加算器５
８で前段よりの不良セル数０と加算され、マルチプレク
サ５９を通して後段の不良アドレス検出部５７ｂへ供給
され、不良アドレス検出部５７ｂで読出された不良セル
数と加算器５８で加算され、解析ブロックｌｌａ、ｌｌ
ｂに共通なロウアドレス線上の不良アドレス数が求まり
、これとレジスタ５２のカラム用予備線の数とが比較器
５１で比較され、前者が後者より大きければライン不良
条件が成立し、カウンタ５３が歩進され、その時のロウ
アドレスが不良アドレスメモリ５５に書込まれる。この
ようにして、解析ブロックＩｌａ、Ｉｌｂに共通なロウ
アドレス線の不良アドレスを検出することができその不
良アドレスは後段の不良アドレス検出部５７ｂの不良ア
ドレスメモリ５５に得られる。

なお、カラム側の不良アドレスを求めるには、各マルチ
プレクサ５９を前段よりの不良セル数を選択するように
して各加算器５８の六入力（前段からの人力）をゼロと
し、各マルチプレクサ４８をカラム用不良数メモリ２３
の読出し出力を選択し、各マルチプレクサ５６を端子４
６のカラムアドレスを選択し、レジスタ５２にロウ用予
備線の数を格納し、解析ブロックｌｌａに対するＣＦＣ
を書込んだカラム用不良数メモリ２３を前段不良アドレ
ス検出部５７ａに設け、解析ブロック］］、ｂに対する
ＣＦＣを書込んだカラム用不良数メモリ２３を後段不良
アドレス検出部５７ｂに設け、端子４６にカラムアドレ
スをＯ番地から順次その最大番地まで与える。このよう
にすれば不良アドレス検出部５７ａ、５７ｂの各不良ア
ドレスメモリ５５に、それぞれ解析ブロックＩｌａ、ｌ
ｌｂの各不良アドレスが得られることは容易に理解でき
よう。

このようにして解析ブロックｌｌａ、１］、ｂの各ＣＦ
Ｃ，ＲＦＣからロウ側の不良アドレスを、ロウアドレス
を０から最大番地まで１回発生させることにより求める
ことができ、またカラム側の不良アドレスを、並列処理
により同時に求めることができ、それだけ処理時間が短
かいものとなる。

第１３図に示した不良アドレス検出部５７ａ、５７ｂを
更に多く第１４図に示すよう樅続接続することにより、
１つの不良解析メモリ内の更に多くの解析ブロックにつ
いて不良アドレスを求めることができる。また１つの解
析ブロックが大容量の場合は、その解析ブロックを複数
の小ブロックに分割し、その各小ブロックについてそれ
ぞれ各別にＣＦＣ，ＲＦＣを書込んだカラム用不良数メ
モリとロウ用不良数メモリとを作り、これらを第１４図
に示した構成中の各不良アドレス検出部に割当て、分割
前の解析ブロックにおける各カラムアドレス線における
不良セル数が合計され、また各ロウアドレス線における
不良セル数が合計されるように、各不良アドレス検出部
内のマルチプレクサ５９を設定することにより、分割前
の解析ブロックについて求めたＣＦＣ，ＲＦＣを用いて
第１１図で示した構成により不良アドレスを求めるより
も短時間で不良アドレスを求めることができる。

なお第３図において加算器５８は、ＣＦＣやＲＦＣが例
えば４ビツトの場合、４ビツトフルアダ（全加算器）を
用い、桁上げ出力と、各出力（ビット出力）とをそれぞ
れ論理和を取り、桁上げ出力が′ビの場合はＦ（−］、
１．１１）が出力され９ ０ るようにする。

次に請求項４の発明により、不良アドレス線の救済が決
ったことによるＣＦＣ，ＲＦＣ，ＴＦＣの各データの更
新、つまり不良アドレス線上の不良セルの除去処理をハ
ードウェアで行う実施例を第１５図を参照して説明する
。被試験メモリのカラムアドレスをアドレスとして、そ
のカラムアドレス線上の不良セルの数が書込まれたカラ
ム用不良数メモリ２３と、被試験メモリのロウアドレス
をアドレスとして、そのロウアドレス線上の不良セルの
数が書込まれたロウ用不良数メモリ２４と、被試験メモ
リの全不良セルの数が格納された不良セル数カウンタ２
５とに得られているＣＦＣ，ＲＦＣ，ＴＦＣの各データ
を、不良アドレス線の救済にもとすいて修正する。この
ため、この例ではＴＦＣはメモリ２８に格納され、カラ
ム用不良数メモリ２３、ロウ用不良数メモリ２４、メモ
リ２８は同時に動作するリードモディファイライト動作
とされ、カラム用不良数メモリ２３カンら読出された不
良セル数は減算器６１へ供給されて−１され、その減算
結果はカラム用不良数メモリ２３のデータ端子へ供給さ
れる。ロウ用不良数メモリ２４から読出された不良セル
数は減算器６２へ供給されて−１され、その減算結果は
ロウ用不良数メモリ２４のデータ端子へ供給される。Ｔ
ＦＣ用メセメモリ２８読出された不良セル数は減算器６
３で−１され、その減算結果はメモリ２８のデータ端子
へ供給される。不良解析メ宅す１７に端子６４から与え
られるカラムアドレスがアドレスとしてカラム用不良数
メモリ２３へ供給され、不良解析メモリ１７に端子６５
から与えられるロウアドレスがアドレスとしてロウ用不
良数メモリ２４へ供給される。不良解析メモリ１７から
読出されたデータはゲート６６及び６７へ供給され、ゲ
ート６６６７には不良解析メモリ１７の読出しサイクル
ごとに適当なタイミングで書込み指令が与えられる。ゲ
ート６６の出力は不良数メモリ２３２４の各書込めイネ
ーブル端子ＷＥへ供給される。

カラム用不良数メモリ２３の読出しデータとロウ用不良
数メモリ２４の読出しデータとの一方がマルチプレクサ
６８で選択され、その選択されたデータはゼロ検出回路
６９へ供給され、ゼロ検出回路６９はその入力データの
各ビットが全て′ｏ′″の時、′０”を出力し、それ以
外では　“１”を出力する。ゼロ検出回路６９の出力は
ゲート６７へ供給され、ゲート６７の出力はＴＦＣ用メ
子メモリ２８込みイネーブル端子ＷＥへ供給される。

救済が決ったアドレス線のうちの例えばロウ側のものに
ついてその１つのロウアドレスを端子６５に与え、この
状態で端子６４にカラムアドレスを０番地から順次その
最大番地まで与えて、不良解析メモリ１７中のその救済
されたロウアドレス線のセルを順次読出す。この時、そ
のカラムアドレス、ロウアドレスによりカラム用不良数
メモリ２３、ロウ用不良数メモリ２４も同時に読出され
る。不良解析メモリ１７から読出されたデータが′０°
′の場合は不良数メモリ２３，２４．２８に対して書込
みが行われないが、データ゛１°“が読出されると、そ
の時、カラム用不良数メモリ２３から読出されたデータ
がカラム用減算器６１で工された結果がカラム用不良数
メモリ２３に、ロウ用不良数メモリ２４から読出された
データがロウ用減算器６２で−１された結果がロウ用不
良数メモリ２４に、ＴＦＣ用メ子メモリ２８読出された
データが減算器６３で減算された結果がＴＦＣ用メ子メ
モリ２８それぞれ、書込まれる。このようにしてカラム
アドレスの最大値まで読出しが行われると、その救済さ
れたロウアドレス線上の不良セルの数だけ、ロウ用不良
数メモリ２４のそのロウアドレス内のデータが引算され
てゼロとなり、かつ、これと同数だけＴＦＣ用メセメモ
リ２８内タが引算され、更にカラム用不良数メモリ２３
の、この救済されたロウアドレス線」二の不良セルの存
在する各カラムアドレス内のデータがそれぞれ−１され
たことになる。他の救済された各ロウアドレス線につい
て同様のことを行う。次にマルチプレクサ６８をロウ用
不良数メモリ２４の読出しデータを選択するようにして
おき、救済されたカラムアドレス線の１つのカラムアド
レスを端子６４に与え、かつ端子６５にロウアドレスを
０番３ ４ 地からその最大番地まで順次与えて不良解析メモＩＪ１
７を読出す。これによりその救済されたカラムアドレス
線上の不良セルの数だけ、カラム用不良数メモリ２４の
そのカラムアドレス内のデータが引算されてゼロになり
、かつこれと同数だけＴＦＣ用メセメモリ２８内−タが
引算され、更にロウ用不良数メモリ２４の、この救済さ
れたカラムアドレス線上の不良セルの存在する各ロウア
ドレス内のデータがそれぞれ−１される。その他の救済
された各カラムアドレス線についても同様のことを行う
。

ゲート６７と、マルチプレクサ６８とゼロ検出回路６９
は、上述の動作において、救済されたロウアドレス線と
、救済されたカラムアドレス線との交差点上の不良セル
が存在する場合にその不良セルをＴＦＣ用メモリ？８か
ら二重に引算しないようにするためのものである。例え
ばメモリに不良セル（フェイル）が第１６図Ａに示すよ
うにあり、このメモリに対するＲＦＣ，ＣＦＣ，ＴＦＣ
の各データが第１６図Ａに示すように得られ、この結果
、不良セル数が５であるロウアドレスＲＡ。

のアドレス線と、不良セル数が４であるカラムアドレス
ＣＡ、のアドレス線をそれぞれ救済と決定されたとする
。そこで前述したように、ますロウアドレスＲＡ、を指
定し、カラムアドレスを０番地から最大番地まで順次発
生して、ロウアドレス線の救済にもとず＜ＲＦＣ，ＣＦ
Ｃ，ＴＦＣの各データの更新を行うと第１６図Ｂに示す
ように、ロウアドレスＲＡ、のデータＲＦ　Ｃ（ｉ）は
ゼロとなり、このロウアドレス線上の各不良セルが存在
する各カラムアドレスのＣＦＣデータがそれぞれ１され
、ＣＦＣデータは第１６図Ｂに示すようになる。またＴ
ＦＣデータはロウアドレスＲＡ。

のアドレス線上の不良セル数だけ引算され、３となる。

次にカラムアドレス線の救済にもとずくＲＦＣ，ＣＦＣ
，ＴＦＣの各データの更新を行うが、この際に第１５図
にゲート６７、マルチプレクサ６８、ゼロ検出回路６９
を設けることなく、ゲート６６の出力をＴＦＣ用メ子メ
モリ２８込みイネーブル端子にも供給するようにした場
合は、第１６図Ｃに示すように、カラムアドレスＣＡＪ
のアドレス線上の不良セルの数４が、カラム用不良数メ
モリ２３のアドレスＣＡＪ内のデータ３から引算され、
かつＴＦＣ用メ子メモリ２８内−タ３からも不良セル数
４が引算される。減算器６１，６２はそれぞれ負となる
時はゼロを出力するようにしておくことにより、ＲＦＣ
，ＣＦＣの各データし１第１６図Ｃに示すように更新さ
れる。しかし、救済されていないアドレス線上にも不良
セルが存在することがあり、ＴＦＣは全不良セルの数を
表示する必要があり、減算器６３を、減算結果が負とな
る時はゼロを出力するようにしても、救済アドレス線の
交差点」−の不良セルをＴＦＣデータから２重に引算す
る問題を解決できず、この第１６図の例ではＲＦＣ，Ｃ
ＦＣ，ＴＦＣの各データは第１６１１Ｃに示すような更
新結果となる。しかし、第１５図に示したようにゲート
６７、マルチプレクサ６８、ゼロ検出回路６９を設ける
と、カラムアドレスをＣＡ、とじ、ロウアドレスを０番
地から最大番地へ順次変化させてゆく際に、ロウアドレ
スがＲＡ、となると、既にロウ側のアドレス線救済に対
するデータ更新で、ロウ用不良数メモリ２４のアドレス
ＲＡ、の内のデータはゼロとなっており、これがゼロ検
出回路６９で検出され、その検出出力“′０°°でゲー
ト６７が閉し、その時の不良解析メモリ１７から読出さ
れたデータが１゛でもＴＦＣ用メ子メモリ２８する書込
みは行われない。従って、第１６図りに示すように正し
いデータ更新が行われる。

第１５図においては、カラム用不良数メモリ２３から読
出されたデータをカラム用減算器６１で１し、その減算
結果をカラム用不良数メモリ２３のデータ端子へ供給し
、書込み指令が来ると、カラムアドレスをアドレスとし
て、カラム用不良数メモリ２３に書込みを行っており、
一方策６図においてはカラム用不良数メモリ２３から読
出されたデータをカラム用加算器２６で＋１し、その結
果をカラム用不良数メモリ２３のデータ端子へ供給し、
書込み指令が来ると、カラムアドレスをアドレスとして
カラム用不良数メモリ２３に書込７ ８ みを行っている。従ってカラム用減算器６１とカラム用
加算器２６とをカラム用加減算器で兼用し、ＣＦＣデー
タを求める時は、そのカラム用加減算器を＋１動作とし
、不良アドレス線の救済にもとず＜ＣＦＣデータの更新
時には、カラム用加減算器を一１動作とさせることもで
きる。同様に第６図中のロウ用加算器２７と第１５図中
のロウ用減算器６２とをロウ用加減算器で兼用させるこ
ともできる。

第５図、第６図中のカラム用加算器２６及びロウ用加算
器２７として、計数ビット数を例えば４ビツトとし、０
〜Ｆ（−１５）まではフェイルが来るごてに＋１を行う
が、フェイル数がＦ（−１５）以上になると、＋１の加
算を行わず、Ｆ（＝１５）を出力するようにし、つまり
、得られたＣＦＣ又はＲＦＣのデータとして、０〜Ｅ（
＝１４）の間の値は実際のフェイル数（不良セル数）を
示し、Ｆ（−１５）はフェイル数がＦ（＝１５）′以上
であることを示すようにしてもよい。このようにすれば
カラム用加算器２６及びロウ用加算器２７のハードウェ
ア量が少なくなるばかりか、カラム用不良数メモリ２３
及びロウ用不良数メモリ２４のハードウェア量を著しく
少なくすることができる。このように不良セル数を所定
値以上は計数しないようにすることは、各解析ブロック
に割当てられているスペアライン（予備線）の数が、多
くの場合は数本であることから可能である。

このように不良セル数をＦ（−１５）以上は計数せず、
かつ加算器と減算器とを加減算器で兼用する場合の加減
算器の例を第１７図に示す。不良数メモリ２３又は２４
から読出された４ビットのデータは端子７１より演算器
（ＡＬＵ）７２のＢ個入力へ供給されると共に全１検出
回路７３及び全ゼロ検出回路７４へ供給される。全１検
出回路７３は入力された４ビツトがすべて“１”′の時
は“０“を出力し、１ビツトでも“０゛があれば″“１
″”を出力する。全ゼロ検出回路７４は入力された４ビ
ツトがすべて０”の時は”　ｏ　”を出力し、１ビツト
でも“１′”があれば°°１゛を出力する。全１検出回
路７３の出力と、全ゼロ検出回路７４の出力との何れか
がセレクタ７５で選択され、セレクタ７５の出力は演算
器７２のＡ個入力の最下位ピッ）Ａ。へ供給される。そ
のＡ個入力の他の３ビツトＡ＋　、Ａ２　、Ａｓにはす
べて０′″が与えられる。端子７６から加算か減算かを
示す加減算制御信号が演算器７２とセレクタ７５とに与
えられる。

この加減算制御信号が加算を示す時は、演算器７２はＡ
入力とＢ入力とを加算し、セレクタ７５は全１検出回路
７５の出力を選択出力する。従って端子７】の入力デー
タがＱ−Ｅ（＝１４）の何れかであれば全１検出回路７
３の出力が“１′”であり、これが入力Ａ。へ供給され
るため、演算器７２から端子７１の入力データに＋１し
たデータが出力される。しかし、端子７１の入力データ
がＦ（−１５）で４ビツトがすべて“１′の場合は全１
検出回路７３の出力が“Ｏ゛となり、これがＡ００人力
供給されるため、演算器７２は入力データをそのまま、
つまり４ピントをすべて１′として出力する。端子７６
の加減算制御信号が、１ 減算を示す時は、演算器７２は８人力から六入力を減算
し、セレクタ７５は全ゼロ検出回路７４の出力を選択出
力する。従って端子７１の入力データが１〜Ｆ（−１５
）の何れかであれば全ゼロ検出回路７４の出力が”　１
　”であり、これが入力Ａ。

へ供給されるため、演算器７２から、端子７１の入力デ
ータから１を引算したデータが出力される。

しかし端子７１の入力データが０で４ビツトがすべて”
　ｏ　”の場合は全ゼロ検出回路７４の出力が“０゛と
なり、これがＡ。入力へ供給されるため、演算器７２は
入力データをそのまま、つまり４ビツトをすべて“０“
とじて出力する。

「発明の効果」 以上述べたように請求項１の発明によれば、被試験メモ
リに対するファンクション試験を行いながら、同時に、
不良救済用データＣＦＣ，ＲＦＣＴＦＣのそれぞれの計
数が行われ、ファンクション試験を終了した時にはＣＦ
Ｃ，ＲＦＣ，ＴＦＣの各計数も同時に完了するため、従
来、ファンクシジン試験の終了後に不良解析メモリを読
出して２ ＣＦＣ，ＲＦＣ，ＴＦＣデータを求める処理が不要にな
り、それだけ短時間に不良救済を行うことができる。

請求項２の発明によれば、不良解析メモリの１解析ブロ
ツクの全領域を１回読出せば、ＣＦＣＲＦＣ，ＴＦＣデ
ータがすべて求まり、従来において、ＣＦＣデータを求
めるためと、ＲＦＣデータを求めるために、各１回ずつ
同一解析ブロックの全領域を読出す場合より処理時間が
短時間になる。しかもＣＦＣ，ＲＦＣ，ＴＦＣデータを
、ハードウェアで得ており、不良解析メモリを単純にか
つ連続的に読出せばよく、この点からも処理が簡単でか
つ短時間に行うことができる。

請求項３の発明によれば、不良アドレス線の検出を、ハ
ードウェアで行うため、短時間で行うことができる。

請求項４の発明によれば、不良アドレス線の救済にもと
すく、ＣＦＣ，ＲＦＣ，ＴＦＣデータの更新をハードウ
ェアで行うため、救済されたアドレス線の各セルの読出
しを連続的に行うことができ、短時間で処理することが
できる。

【図面の簡単な説明】

第１図はりダンダンシ構成メモリを簡略に示す図、第２
回は不良救済データを説明するための図、第３図は半導
体メモリ試験装置の概略構成を示すブロック図、第４図
Ａは従来の方法によるＲＦＣの求め方を示す図、第４図
Ｂは従来の方法によるＣＦＣの求め方を示す図、第５図
は請求項１の発明の実施例の要部を示すブロック図、第
６図は請求項２の発明の実施例を示すブロック図、第７
図は複数の解析ブロックをもつメモリを簡略に示す図、
第８図は複数の解析ブロックをもつメモリの各解析ブロ
ックごとのＣＦＣ，ＲＦＣ，ＴＦＣを第６図の構成で求
める際の不良数メモリに対するアドレスの発生構成の例
を示すブロック図、第９図は第７回のメモリについて第
８図の構成で得られた不良数メモリに対するアドレスの
例を示す図、第１０図は第７図のメモリに対する不良数
メモリの例を示す図、第１１図は請求項３の発明の実施
例を示すプロ、り図、第１２図は解析ブロック１１８．
１１ｂが共通の予備線をもつ場合のメモリの例を簡略に
示す図、第１３図は第１２図のメモリに対する不良アド
レス線の検出を第１１図の構成を用いて行うようにした
例を示すブロック図、第１４図は複数のブロックごとに
得られているＣＦＣＲＦＣデータから並列処理により不
良アドレス線を検出するために第１３図に示した不良ア
ドレス検出部を縦続接続した一般的構成を示すブロック
図、第１５図は請求項４の発明の実施例を示すブロック
図、第１６図は不良アドレス線の救済にもとず＜ＲＦＣ
，ＣＦＣ，ＴＦＣデータの更新の具体例を示す図、第１
７図は＋１加算器と一１減算器とを兼用させた加減算器
の例を示すブロック図である。

Claims (4)

【特許請求の範囲】
1. （１）被試験メモリにデータを書込み、その被試験メモ
   リを読出し、その読出された出力と期待値とを比較し、
   その比較結果の不一致出力によりデータ“１”を、その
   時上記被試験メモリに与えたアドレスで不良解析メモリ
   に書込む半導体メモリ試験装置において、 上記不良解析メモリはリードモディファイライト動作と
   され、 その不良解析メモリから読出されたデータが禁止信号と
   して与えられ、かつ上記比較結果が入力される禁止ゲー
   トと、 上記不良解析メモリに与えられているカラムアドレスが
   アドレスとして与えられ、リードモディファイライト動
   作を行い、上記禁止ゲートから上記不一致出力が出力さ
   れるごとにカラム用加算器の出力が書込まれるカラム用
   不良数メモリと、そのカラム用不良数メモリから読出さ
   れたデータに１を加算する上記カラム用加算器と、 上記不良解析メモリに与えられているロウアドレスがア
   ドレスとして与えられ、リードモディファイライト動作
   を行い、上記禁止ゲートから上記不一致出力が出力され
   るごとにロウ用加算器の出力が書込まれるロウ用不良数
   メモリと、 そのロウ用不良数メモリから読出されたデータに１を加
   算する上記ロウ用加算器と、 上記禁止ゲートから出力される上記不一致出力の数を計
   数する不良数カウンタと、 を具備したことを特徴とする半導体メモリ試験装置。
2. （２）被試験メモリにデータを書込み、その被試験メモ
   リを読出し、その読出された出力と期待値とを比較し、
   その比較結果の不一致出力によりデータ“１”を、その
   時上記被試験メモリに与えられたアドレスで不良解析メ
   モリに書込む半導体メモリ試験装置において、 上記不良解析メモリの全領域を読出す手段と、その不良
   解析メモリの読出し時のカラムアドレスと同一のアドレ
   スがアドレスとして与えられ、リードモディファイライ
   ト動作を行い、上記不良解析メモリから“１”が読出さ
   れるごとにカラム用加算器の出力が書込まれるカラム用
   不良数メモリと、 そのカラム用不良数メモリから読出されたデータに１を
   加算する上記カラム用加算器と、 上記不良解析メモリの読出し時のロウアドレスと同一の
   アドレスがアドレスとして与えられ、リードモディファ
   イライト動作を行い、上記不良解析メモリから“１”が
   読出されるごとにロウ用加算器の出力が書込まれるロウ
   用不良数メモリと、そのロウ用不良数メモリから読出さ
   れたデータに１を加算する上記ロウ用加算器と、 上記不良解析メモリから読出された“１”の数を計数す
   る不良数カウンタと、 を具備したことを特徴とする半導体メモリ試験装置。
3. （３）被試験メモリにデータを書込み、その被試験メモ
   リを読出し、その読出された出力と期待値とを比較する
   半導体メモリ試験装置において、上記被試験メモリのカ
   ラムアドレスをアドレスとして、そのカラムアドレス線
   上の不良セルの数が書込まれたカラム用不良数メモリと
   、 上記被試験メモリのロウアドレスをアドレスとして、そ
   のロウアドレス線上の不良セルの数が書込まれたロウ用
   不良数メモリと、 上記被試験メモリ中のロウ用予備線又はカラム用予備線
   の数が格納されるレジスタと、 上記カラム用不良数メモリ又は上記ロウ用不良数メモリ
   の各アドレスを順次読出す手段と、その読出された各不
   良セル数と上記レジスタに格納されている数とを比較す
   る比較器と、 その比較器より不良セル数の方が大きいことを示す出力
   が出力ごとに、その時読出している不良数メモリのアド
   レスがデータとして書込まれる不良アドレスメモリと、 上記比較器より不良セル数の方が大きいことを示す出力
   の発生回数を計数する不良アドレス数カウンタと、 を具備することを特徴とする半導体メモリ試験装置。
4. （４）被試験メモリにデータを書込み、その被試験メモ
   リを読出し、その読出された出力と期待値とを比較し、
   その比較結果の不一致出力によりデータ“１”を、その
   時上記被試験メモリに与えられているアドレスで不良解
   析メモリに書込む半導体メモリ試験装置において、 上記被試験メモリのカラムアドレスをアドレスとして、
   そのカラムアドレス線上の不良セルの数が書込まれたカ
   ラム用不良数メモリと、 上記被試験メモリのロウアドレスをアドレスとして、そ
   のロウアドレス線上の不良セルの数が書込まれたロウ用
   不良数メモリと、 上記被試験メモリの全不良セルの数が格納された不良セ
   ル数カウンタと、 不良アドレス線と決定されたカラム（又はロウ）アドレ
   スをアドレスとして上記カラム（又はロウ）用不良数メ
   モリを読出すと共に上記ロウ（又はカラム）用不良数メ
   モリの各アドレスを順次読出し、かつこれらと同時にそ
   の不良アドレス線と決定されたカラム（又はロウ）アド
   レス及び上記順次読出すアドレスをロウ（又はカラム）
   アドレスとして上記不良解析メモリを読出す手段と、 上記カラム用不良数メモリから読出された数を１減算す
   るカラム用減算器と、 上記ロウ用不良数メモリから読出された数を１減算する
   ロウ用減算器と、 上記不良解析メモリから“１”が読出されると、上記カ
   ラム（又はロウ）用不良数メモリに上記カラム（又はロ
   ウ）用減算器の出力を書込み、かつ上記ロウ（又はカラ
   ム）用不良数メモリに上記ロウ（又はカラム）用減算器
   の出力を書込み、上記不良セル数カウンタを１減算する
   手段と、 を具備することを特徴とする半導体メモリ試験装置。