JPH0935496A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH0935496A JPH0935496A JP7175859A JP17585995A JPH0935496A JP H0935496 A JPH0935496 A JP H0935496A JP 7175859 A JP7175859 A JP 7175859A JP 17585995 A JP17585995 A JP 17585995A JP H0935496 A JPH0935496 A JP H0935496A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
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- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリ内のメモリセルの配列と読み出される
データのビット配列とが異なるメモリを試験した結果
を、メモリ内のメモリセルの配列に近似した配列で不良
解析メモリに取り込む。 【解決手段】 被試験メモリに与えるアドレス信号のビ
ット配列を任意に組替え可能としたアドレススクランブ
ラを設け、このアドレススクランブラによってビット配
列を変更したアドレス信号を不良解析メモリに与え、不
良解析メモリに被試験メモリ内のメモリセルの配列構造
に近似したアドレス空間にメモリセルの良否判定結果を
書き込む。
データのビット配列とが異なるメモリを試験した結果
を、メモリ内のメモリセルの配列に近似した配列で不良
解析メモリに取り込む。 【解決手段】 被試験メモリに与えるアドレス信号のビ
ット配列を任意に組替え可能としたアドレススクランブ
ラを設け、このアドレススクランブラによってビット配
列を変更したアドレス信号を不良解析メモリに与え、不
良解析メモリに被試験メモリ内のメモリセルの配列構造
に近似したアドレス空間にメモリセルの良否判定結果を
書き込む。
Description
【０００１】
【発明の属する技術分野】この発明は例えば画像メモリ
のようにメモリ内のメモリセルの配列構造と読み出され
るデータの配列構造が異なる特殊なメモリを試験するこ
とに利用するメモリ試験装置に関する。
のようにメモリ内のメモリセルの配列構造と読み出され
るデータの配列構造が異なる特殊なメモリを試験するこ
とに利用するメモリ試験装置に関する。
【０００２】
【従来の技術】図６にメモリ内のメモリセルの配列構造
と、読み出されるデータのビット配列構造が異なるメモ
リの内部構造の一例を示す。図６に示すメモリはメモリ
Ｍ内に複数のメモリユニットＭＵ0 〜ＭＵ15が設けら
れ、各メモリユニットＭＵ0 〜ＭＵ15内にメモリセル列
Ｃ０，Ｃ１，Ｃ２，Ｃ３と、このメモリセル列Ｃ０，Ｃ
１，Ｃ２，Ｃ３から読み出される並列データを直列デー
タに多重化する第１多重化回路ＭＵＸとが設けられる。
この例では４本のメモリセル列Ｃ０〜Ｃ３から読み出さ
れる４ビットの並列データを直列データに多重化する多
重化回路ＭＵＸを設けた場合を示す。この構成により多
重化回路ＭＵＸからメモリセル列Ｃ０〜Ｃ３を読み出す
速度より４倍速の直列信号を取り出すことができる。図
の例ではこのような構成のメモリユニットが複数例えば
１６個のＭＵ0 〜ＭＵ15設けられ、出力端子Ｔ0 〜Ｔ15
から１６ビットの高速データを読み出すことができるよ
うに構成したメモリの場合を示す。
と、読み出されるデータのビット配列構造が異なるメモ
リの内部構造の一例を示す。図６に示すメモリはメモリ
Ｍ内に複数のメモリユニットＭＵ0 〜ＭＵ15が設けら
れ、各メモリユニットＭＵ0 〜ＭＵ15内にメモリセル列
Ｃ０，Ｃ１，Ｃ２，Ｃ３と、このメモリセル列Ｃ０，Ｃ
１，Ｃ２，Ｃ３から読み出される並列データを直列デー
タに多重化する第１多重化回路ＭＵＸとが設けられる。
この例では４本のメモリセル列Ｃ０〜Ｃ３から読み出さ
れる４ビットの並列データを直列データに多重化する多
重化回路ＭＵＸを設けた場合を示す。この構成により多
重化回路ＭＵＸからメモリセル列Ｃ０〜Ｃ３を読み出す
速度より４倍速の直列信号を取り出すことができる。図
の例ではこのような構成のメモリユニットが複数例えば
１６個のＭＵ0 〜ＭＵ15設けられ、出力端子Ｔ0 〜Ｔ15
から１６ビットの高速データを読み出すことができるよ
うに構成したメモリの場合を示す。
【０００３】第１多重化回路ＭＵＸは例えばマルチプレ
クサによって構成することができる。この例では４ビッ
トの並列データを選択して取り出せばよいから、２ビッ
トの多重化駆動信号ＩＭによって切替え駆動することが
できる。つまり、多重化駆動信号ＩＭは例えば「０，
０」でメモリセル列Ｃ０の一行目から読み出したデータ
を選択して出力端子Ｔ0 に出力し、「０，１」でメモリ
セル列Ｃ１の一行目から読み出したデータを選択して出
力端子Ｔ0 に出力し、「１，０」でメモリセル列Ｃ２の
一行目から読み出したデータを選択して出力端子Ｔ0 に
出力し、「１，１」でメモリセル列Ｃ３の一行目から読
み出したデータを選択して出力端子Ｔ0 に出力し、これ
を各メモリセル列Ｃ０〜Ｃ３の各行ごとに繰り返す。従
ってメモリセル列Ｃ０〜Ｃ３に与えるアドレス信号ＡＤ
Ｓより４倍速い速度で「０，０」〜「１，１」の状態が
変化する。
クサによって構成することができる。この例では４ビッ
トの並列データを選択して取り出せばよいから、２ビッ
トの多重化駆動信号ＩＭによって切替え駆動することが
できる。つまり、多重化駆動信号ＩＭは例えば「０，
０」でメモリセル列Ｃ０の一行目から読み出したデータ
を選択して出力端子Ｔ0 に出力し、「０，１」でメモリ
セル列Ｃ１の一行目から読み出したデータを選択して出
力端子Ｔ0 に出力し、「１，０」でメモリセル列Ｃ２の
一行目から読み出したデータを選択して出力端子Ｔ0 に
出力し、「１，１」でメモリセル列Ｃ３の一行目から読
み出したデータを選択して出力端子Ｔ0 に出力し、これ
を各メモリセル列Ｃ０〜Ｃ３の各行ごとに繰り返す。従
ってメモリセル列Ｃ０〜Ｃ３に与えるアドレス信号ＡＤ
Ｓより４倍速い速度で「０，０」〜「１，１」の状態が
変化する。
【０００４】図７は被試験メモリの他の例を示す。この
例では出力端子Ｔ0 〜Ｔ15の数を縮小化するために、第
１多重化回路ＭＵＸで取り出した複数の読出出力を更に
第２多重化回路ＰＲＣ1 ，ＰＲＣ2 で多重化し、多重化
した端子の数と同じ数だけ倍速した高速シリアル信号を
得るように構成されたメモリの場合を示す。図の例では
出力端子Ｔ0 〜Ｔ7 及びＴ8 〜Ｔ15の各８つの出力端子
に出力される読出出力を多重化した場合を示す。従って
出力端子ＯＵＴ1 とＯＵＴ2 には図６に示した場合の読
み出し信号の速度より８倍速い読出出力を得ることがで
きる。
例では出力端子Ｔ0 〜Ｔ15の数を縮小化するために、第
１多重化回路ＭＵＸで取り出した複数の読出出力を更に
第２多重化回路ＰＲＣ1 ，ＰＲＣ2 で多重化し、多重化
した端子の数と同じ数だけ倍速した高速シリアル信号を
得るように構成されたメモリの場合を示す。図の例では
出力端子Ｔ0 〜Ｔ7 及びＴ8 〜Ｔ15の各８つの出力端子
に出力される読出出力を多重化した場合を示す。従って
出力端子ＯＵＴ1 とＯＵＴ2 には図６に示した場合の読
み出し信号の速度より８倍速い読出出力を得ることがで
きる。
【０００５】図８は従来のメモリ試験装置の構成を示
す。図８において１０はシーケンス制御部、１１はこの
シーケンス制御部１０の制御に従って動作するパターン
発生器を示す。パターン発生器１１は被試験メモリＭＵ
Ｔに与える試験パターン信号ＰＡと、論理比較器１２に
与える期待値パターン信号ＰＢと、不良解析メモリ１３
に与えるアドレス信号ＰＣとを出力する。試験パターン
信号ＰＡには試験パターンの他に、この試験パターンを
与えるメモリセルの位置を指定するためのアドレス信号
が付加されて出力される。アドレス信号によって指定さ
れたメモリセルに試験パターンを書き込むと共に、その
読出出力を論理比較器１２で期待値パターン信号ＰＢと
比較し、不一致の発生を検出して不良セルの存在を検知
し、その不良セルの存在を表す良否判定結果を不良解析
メモリ１３に記憶させる。不良解析メモリ１３に書き込
むアドレスは不良を発生したメモリセルと同一のアドレ
スとされる。不良解析メモリ１３に記憶した良否判定結
果を読み出すことにより、不良の解析を行う。
す。図８において１０はシーケンス制御部、１１はこの
シーケンス制御部１０の制御に従って動作するパターン
発生器を示す。パターン発生器１１は被試験メモリＭＵ
Ｔに与える試験パターン信号ＰＡと、論理比較器１２に
与える期待値パターン信号ＰＢと、不良解析メモリ１３
に与えるアドレス信号ＰＣとを出力する。試験パターン
信号ＰＡには試験パターンの他に、この試験パターンを
与えるメモリセルの位置を指定するためのアドレス信号
が付加されて出力される。アドレス信号によって指定さ
れたメモリセルに試験パターンを書き込むと共に、その
読出出力を論理比較器１２で期待値パターン信号ＰＢと
比較し、不一致の発生を検出して不良セルの存在を検知
し、その不良セルの存在を表す良否判定結果を不良解析
メモリ１３に記憶させる。不良解析メモリ１３に書き込
むアドレスは不良を発生したメモリセルと同一のアドレ
スとされる。不良解析メモリ１３に記憶した良否判定結
果を読み出すことにより、不良の解析を行う。
【０００６】
【発明が解決しようとする課題】図６に示した高速読出
型のメモリＭの各端子Ｔ0 〜Ｔ15の読出出力を論理比較
器１２で期待値パターン信号ＰＢと比較し、その比較結
果を不良解析メモリ１３に書き込んだ場合、不良解析メ
モリ１３に与えられるアドレス信号ＰＣは被試験メモリ
ＭＵＴに与えるアドレス信号と同一のアドレス信号であ
るから、不良解析メモリ１３に書き込まれる良否判定デ
ータは各メモリセル列Ｃ０〜Ｃ３の各メモリセルの良否
判定結果Ｃ０1 ，Ｃ１1 ，Ｃ２1 ，Ｃ３1 ，Ｃ０2,Ｃ１
2,Ｃ２2,Ｃ３2 ... が直列に配列されて記憶される。図
９に不良解析メモリ１３と被試験メモリＭＵＴに与えら
れるアドレス信号ＡＤＳとＩＭの様子を示す。被試験メ
モリＭＵＴの各メモリセルＣ０，Ｃ１，Ｃ２，Ｃ３に与
えるアドレス信号ＡＤＳの下位ビット側に多重化回路Ｍ
ＵＸに与える多重化駆動信号ＩＭを付加してアドレス信
号とする。多重化駆動信号ＩＭはアドレス信号ＡＤＳよ
り４倍速い速度で「０，０」〜「１，１」の間を変化す
る。
型のメモリＭの各端子Ｔ0 〜Ｔ15の読出出力を論理比較
器１２で期待値パターン信号ＰＢと比較し、その比較結
果を不良解析メモリ１３に書き込んだ場合、不良解析メ
モリ１３に与えられるアドレス信号ＰＣは被試験メモリ
ＭＵＴに与えるアドレス信号と同一のアドレス信号であ
るから、不良解析メモリ１３に書き込まれる良否判定デ
ータは各メモリセル列Ｃ０〜Ｃ３の各メモリセルの良否
判定結果Ｃ０1 ，Ｃ１1 ，Ｃ２1 ，Ｃ３1 ，Ｃ０2,Ｃ１
2,Ｃ２2,Ｃ３2 ... が直列に配列されて記憶される。図
９に不良解析メモリ１３と被試験メモリＭＵＴに与えら
れるアドレス信号ＡＤＳとＩＭの様子を示す。被試験メ
モリＭＵＴの各メモリセルＣ０，Ｃ１，Ｃ２，Ｃ３に与
えるアドレス信号ＡＤＳの下位ビット側に多重化回路Ｍ
ＵＸに与える多重化駆動信号ＩＭを付加してアドレス信
号とする。多重化駆動信号ＩＭはアドレス信号ＡＤＳよ
り４倍速い速度で「０，０」〜「１，１」の間を変化す
る。
【０００７】図９に示すように、不良解析メモリ１３に
書き込まれる良否判定結果は被試験メモリＭＵＴ内のメ
モリセルの配列とは全く無関係な配列になるため、不良
であることを表すデータが書き込まれても被試験メモリ
ＭＵＴのどのメモリセル列に属するものかを判定するこ
とが難しい。つまり、不良解析メモリ１３に書き込まれ
た良否判定データを使ってそのままフェイルビットマッ
プを描かせることができない不都合がある。
書き込まれる良否判定結果は被試験メモリＭＵＴ内のメ
モリセルの配列とは全く無関係な配列になるため、不良
であることを表すデータが書き込まれても被試験メモリ
ＭＵＴのどのメモリセル列に属するものかを判定するこ
とが難しい。つまり、不良解析メモリ１３に書き込まれ
た良否判定データを使ってそのままフェイルビットマッ
プを描かせることができない不都合がある。
【０００８】一方、被試験メモリＭＵＴが図７に説明し
た形式のメモリである場合は、被試験メモリＭＵＴに与
えるアドレス信号が１アドレス変化するごとに複数の出
力端子Ｔ0 〜Ｔ7 及びＴ8 〜Ｔ15の出力が多重化されて
いるため、不良解析メモリ１３の各アドレスには多重化
された数の判定結果が重ね書きされて書き込まれること
になる。図１０はその様子を示す。図１０Ａは不良解析
メモリ１３に与えるアドレス信号ＰＣを示す。このアド
レス信号ＰＣの或るアドレス＃Ｎが不良解析メモリ１３
に与えられている状態において、出力端子ＯＵＴ1 とＯ
ＵＴ2 に出力されるデータはそれぞれ第１多重化回路Ｍ
ＵＴから出力される多重化された信号を良否判定した良
否判定結果Ｕ0 〜Ｕ7 及びＵ8 〜Ｕ15から出力される。
従って不良解析メモリ１３の＃Ｎのアドレスには多重化
された信号の良否判定結果Ｕ0 〜Ｕ7 を全て論理和した
信号とＵ8 〜Ｕ15を論理和した信号が書き込まれること
になり良否判定結果が消滅してしまう不都合がある。な
お、図１０に示す例では第２多重化回路ＰＲＣ1 ，ＰＲ
Ｃ2 において、出力端子Ｔ0 〜Ｔ7 及びＴ8 〜Ｔ15をＴ
0 ，Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ7 ，Ｔ6 ，Ｔ5 ，Ｔ4 及びＴ
8 ，Ｔ9 ，Ｔ10，Ｔ 11，Ｔ15，Ｔ14，Ｔ13，Ｔ12の順に
選択して取り出すメモリの場合を示す。この取り出し順
序はメモリの仕様によって決定される。
た形式のメモリである場合は、被試験メモリＭＵＴに与
えるアドレス信号が１アドレス変化するごとに複数の出
力端子Ｔ0 〜Ｔ7 及びＴ8 〜Ｔ15の出力が多重化されて
いるため、不良解析メモリ１３の各アドレスには多重化
された数の判定結果が重ね書きされて書き込まれること
になる。図１０はその様子を示す。図１０Ａは不良解析
メモリ１３に与えるアドレス信号ＰＣを示す。このアド
レス信号ＰＣの或るアドレス＃Ｎが不良解析メモリ１３
に与えられている状態において、出力端子ＯＵＴ1 とＯ
ＵＴ2 に出力されるデータはそれぞれ第１多重化回路Ｍ
ＵＴから出力される多重化された信号を良否判定した良
否判定結果Ｕ0 〜Ｕ7 及びＵ8 〜Ｕ15から出力される。
従って不良解析メモリ１３の＃Ｎのアドレスには多重化
された信号の良否判定結果Ｕ0 〜Ｕ7 を全て論理和した
信号とＵ8 〜Ｕ15を論理和した信号が書き込まれること
になり良否判定結果が消滅してしまう不都合がある。な
お、図１０に示す例では第２多重化回路ＰＲＣ1 ，ＰＲ
Ｃ2 において、出力端子Ｔ0 〜Ｔ7 及びＴ8 〜Ｔ15をＴ
0 ，Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ7 ，Ｔ6 ，Ｔ5 ，Ｔ4 及びＴ
8 ，Ｔ9 ，Ｔ10，Ｔ 11，Ｔ15，Ｔ14，Ｔ13，Ｔ12の順に
選択して取り出すメモリの場合を示す。この取り出し順
序はメモリの仕様によって決定される。
【０００９】この発明の目的は、これらの不都合を解消
し、不良解析メモリに書き込んだ良否判定結果をそのま
ま使ってフェイルビットマップを描かせることができる
メモリ試験装置を提供しようとするものである。
し、不良解析メモリに書き込んだ良否判定結果をそのま
ま使ってフェイルビットマップを描かせることができる
メモリ試験装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】この発明では、被試験メ
モリ内のメモリセルの配列構造と読み出されるデータの
配列構造が異なるメモリを試験するメモリ試験装置にお
いて、被試験メモリに与えるアドレス信号のビット配列
を任意に組替えることができるアドレススクランブラを
設け、このアドレススクランブラによってビット配列を
変更した変形アドレス信号を不良解析メモリに与え、不
良解析メモリに被試験メモリ内のメモリセルの配列構造
に近似したアドレス空間に上記メモリセルの良否判定結
果を書き込む構成としたことを特徴とするメモリ試験装
置を提供するものである。
モリ内のメモリセルの配列構造と読み出されるデータの
配列構造が異なるメモリを試験するメモリ試験装置にお
いて、被試験メモリに与えるアドレス信号のビット配列
を任意に組替えることができるアドレススクランブラを
設け、このアドレススクランブラによってビット配列を
変更した変形アドレス信号を不良解析メモリに与え、不
良解析メモリに被試験メモリ内のメモリセルの配列構造
に近似したアドレス空間に上記メモリセルの良否判定結
果を書き込む構成としたことを特徴とするメモリ試験装
置を提供するものである。
【００１１】更に詳しくは、被試験メモリ内に配列され
た複数のメモリセル列と、この複数のメモリセル列から
読み出される並列データを直列データに変換して読み出
す多重化回路とを具備したメモリを試験するメモリ試験
装置において、被試験メモリ内のメモリセル列に与える
アドレス信号と多重化回路に与える多重化駆動信号をア
ドレススクランブラに入力し、このアドレススクランブ
ラにおいて被試験メモリ内のメモリセル列に与えるアド
レス信号の上位ビット側に多重化駆動信号を付加した変
形アドレス信号を生成させ、この変形アドレス信号によ
って不良解析メモリをアクセスし、不良解析メモリの多
重化駆動信号で仕切られる記憶領域別にメモリセル列の
各セルの良否判定結果を書き込むことを特徴としたメモ
リ試験装置を提供するものである。
た複数のメモリセル列と、この複数のメモリセル列から
読み出される並列データを直列データに変換して読み出
す多重化回路とを具備したメモリを試験するメモリ試験
装置において、被試験メモリ内のメモリセル列に与える
アドレス信号と多重化回路に与える多重化駆動信号をア
ドレススクランブラに入力し、このアドレススクランブ
ラにおいて被試験メモリ内のメモリセル列に与えるアド
レス信号の上位ビット側に多重化駆動信号を付加した変
形アドレス信号を生成させ、この変形アドレス信号によ
って不良解析メモリをアクセスし、不良解析メモリの多
重化駆動信号で仕切られる記憶領域別にメモリセル列の
各セルの良否判定結果を書き込むことを特徴としたメモ
リ試験装置を提供するものである。
【００１２】この発明の構成によれば、複数のメモリセ
ル列から読み出される並列データを直列データに変換し
て読み出す形式のメモリであっても、不良解析メモリに
書き込まれる良否判定結果は、メモリセル列ごとに用意
した記憶領域に仕分けして記憶することができる。従っ
て不良セルの判定結果が書き込まれた場合、その記憶領
域からどのメモリセル列に属するメモリセルであるかを
判定することができる。つまり、そのままフェイルビッ
トマップを描かせることができる。従って不良解析を容
易に行うことができる利点が得られる。
ル列から読み出される並列データを直列データに変換し
て読み出す形式のメモリであっても、不良解析メモリに
書き込まれる良否判定結果は、メモリセル列ごとに用意
した記憶領域に仕分けして記憶することができる。従っ
て不良セルの判定結果が書き込まれた場合、その記憶領
域からどのメモリセル列に属するメモリセルであるかを
判定することができる。つまり、そのままフェイルビッ
トマップを描かせることができる。従って不良解析を容
易に行うことができる利点が得られる。
【００１３】更にこの発明ではメモリ内の並列データを
第１多重化回路によって直列データに変換した複数の出
力を、更に第２多重化回路によって多重化した形式のメ
モリを試験する場合には、アドレススクランブラにおい
て、被試験メモリ内のメモリセル列に与えるアドレス信
号の上位ビット側に第１多重化回路に与える第１多重化
駆動信号を配置し、更にその上位ビット側に第２多重化
回路に与えるビット位置データを配置したビット構成の
アドレス信号を生成させ、このアドレス信号によって不
良解析メモリをアクセスする。
第１多重化回路によって直列データに変換した複数の出
力を、更に第２多重化回路によって多重化した形式のメ
モリを試験する場合には、アドレススクランブラにおい
て、被試験メモリ内のメモリセル列に与えるアドレス信
号の上位ビット側に第１多重化回路に与える第１多重化
駆動信号を配置し、更にその上位ビット側に第２多重化
回路に与えるビット位置データを配置したビット構成の
アドレス信号を生成させ、このアドレス信号によって不
良解析メモリをアクセスする。
【００１４】このように不良解析メモリをアクセスする
ことにより、不良解析メモリには、ビット位置データ信
号により複数の出力端子ごとの記憶領域が用意され、こ
の記憶領域内を更に第１多重化信号によってメモリセル
列ごとの記憶領域に仕分けされる。従って、このメモリ
セル列ごとに用意された記憶領域に各メモリセル列の各
メモリセルの良否判定結果が書き込まれる。
ことにより、不良解析メモリには、ビット位置データ信
号により複数の出力端子ごとの記憶領域が用意され、こ
の記憶領域内を更に第１多重化信号によってメモリセル
列ごとの記憶領域に仕分けされる。従って、このメモリ
セル列ごとに用意された記憶領域に各メモリセル列の各
メモリセルの良否判定結果が書き込まれる。
【００１５】
【発明の実施の形態】図１にこの発明によるメモリ試験
装置の実施例を示す。図８と対応する部分には同一符号
を付して示す。この発明ではパターン発生器１１から出
力される不良解析メモリ用のアドレス信号ＰＣをアドレ
ススクランブラ１４に供給し、このアドレススクランブ
ラ１４において被試験メモリＭＵＴの内部構造に対応し
て、不良解析メモリ１３に与えるアドレス信号のビット
配列を変更させる。
装置の実施例を示す。図８と対応する部分には同一符号
を付して示す。この発明ではパターン発生器１１から出
力される不良解析メモリ用のアドレス信号ＰＣをアドレ
ススクランブラ１４に供給し、このアドレススクランブ
ラ１４において被試験メモリＭＵＴの内部構造に対応し
て、不良解析メモリ１３に与えるアドレス信号のビット
配列を変更させる。
【００１６】先ず図６に示した構造のメモリを試験する
場合について説明する。図２はこの場合に不良解析メモ
リ１３に与えられるアドレス信号のビット配列と、不良
解析メモリ１３内に用意される記憶領域の様子を示す。
ＡＤＳは被試験メモリＭＵＴのメモリセル列Ｃ０〜Ｃ３
に与えるアドレス信号である。このアドレス信号の上位
ビット側に第１多重化回路ＭＵＸに与える多重化駆動信
号ＩＭを配置して不良解析メモリ１３にアドレス信号と
して与える。このアドレス信号によればメモリセル列Ｃ
０〜Ｃ３を読み出すためのアドレス信号ＡＤＳの上位ビ
ット側にこの例では２ビットの第１多重化駆動信号ＩＭ
を配置する。不良解析メモリ１３内には第１多重化駆動
信号ＩＭのビット数で決まる４つの記憶領域ＡCO，
ＡC1，ＡC2，ＡC3が用意される。
場合について説明する。図２はこの場合に不良解析メモ
リ１３に与えられるアドレス信号のビット配列と、不良
解析メモリ１３内に用意される記憶領域の様子を示す。
ＡＤＳは被試験メモリＭＵＴのメモリセル列Ｃ０〜Ｃ３
に与えるアドレス信号である。このアドレス信号の上位
ビット側に第１多重化回路ＭＵＸに与える多重化駆動信
号ＩＭを配置して不良解析メモリ１３にアドレス信号と
して与える。このアドレス信号によればメモリセル列Ｃ
０〜Ｃ３を読み出すためのアドレス信号ＡＤＳの上位ビ
ット側にこの例では２ビットの第１多重化駆動信号ＩＭ
を配置する。不良解析メモリ１３内には第１多重化駆動
信号ＩＭのビット数で決まる４つの記憶領域ＡCO，
ＡC1，ＡC2，ＡC3が用意される。
【００１７】図３から明らかなように第１多重化駆動信
号ＩＭが「０，０」〜「１，１」に変化する最初の１周
期目Ｊ１ではアドレス信号ＡＤＳは０番地を指してい
る。従ってメモリセル列Ｃ０〜Ｃ３の各０番地のメモリ
セルの良否判定結果Ｃ０1 ，Ｃ１1 ，Ｃ２1 ，Ｃ３1 は
図２に示した不良解析メモリ１３の記憶領域ＡC0〜ＡC3
の各０番地に書き込まれる。２周期目Ｊ２ではメモリセ
ル列Ｃ０〜Ｃ３の各１番地のメモリセルの良否判定結果
Ｃ０2 ，Ｃ１2 ，Ｃ２2 ，Ｃ３2 が不良解析メモリ１３
の各記憶領域ＡC0，ＡC1，ＡC2，ＡC3の１番地のアドレ
スに書き込まれる。以下同様にして、各メモリセル列Ｃ
０〜Ｃ３のＮ番目のメモリセルの良否判定結果Ｃ０n ，
Ｃ１n ，Ｃ２n ，Ｃ３n がそれぞれ記憶領域ＡC0，
ＡC1，ＡC2，Ａ C3に仕分けされ、各記憶領域ＡC0〜ＡC3
のＮ番地に書き込まれる。
号ＩＭが「０，０」〜「１，１」に変化する最初の１周
期目Ｊ１ではアドレス信号ＡＤＳは０番地を指してい
る。従ってメモリセル列Ｃ０〜Ｃ３の各０番地のメモリ
セルの良否判定結果Ｃ０1 ，Ｃ１1 ，Ｃ２1 ，Ｃ３1 は
図２に示した不良解析メモリ１３の記憶領域ＡC0〜ＡC3
の各０番地に書き込まれる。２周期目Ｊ２ではメモリセ
ル列Ｃ０〜Ｃ３の各１番地のメモリセルの良否判定結果
Ｃ０2 ，Ｃ１2 ，Ｃ２2 ，Ｃ３2 が不良解析メモリ１３
の各記憶領域ＡC0，ＡC1，ＡC2，ＡC3の１番地のアドレ
スに書き込まれる。以下同様にして、各メモリセル列Ｃ
０〜Ｃ３のＮ番目のメモリセルの良否判定結果Ｃ０n ，
Ｃ１n ，Ｃ２n ，Ｃ３n がそれぞれ記憶領域ＡC0，
ＡC1，ＡC2，Ａ C3に仕分けされ、各記憶領域ＡC0〜ＡC3
のＮ番地に書き込まれる。
【００１８】このように仕分けすることにより記憶領域
ＡC0にはメモリセル列Ｃ０の各メモリセルの良否判定結
果がアドレス順に書き込まれ、記憶領域ＡC1にはメモリ
セル列Ｃ１の各メモリセルの良否判定結果がアドレス順
に書き込まれ、記憶領域ＡC2にはメモリセル列Ｃ２の各
メセリセルの良否判定結果が書き込まれる。従って、各
記憶領域ＡC0〜ＡC3を区分けしてフェイルビットマップ
を描かせることにより、不良のメモリセルがどのメモリ
セル列に属しているかを直視することができる。なお、
不良解析メモリ１３は図６に示した出力端子Ｔ0 〜Ｔ15
の数に対応した数のメモリブロック１３Ａ，１３Ｂ，
…，１３Ｎを有し、このメモリブロック１３Ａ〜１３Ｎ
のそれぞれに、各出力端子Ｔ0 〜Ｔ15から出力される信
号を比較判定した結果を書き込む構造とされる。
ＡC0にはメモリセル列Ｃ０の各メモリセルの良否判定結
果がアドレス順に書き込まれ、記憶領域ＡC1にはメモリ
セル列Ｃ１の各メモリセルの良否判定結果がアドレス順
に書き込まれ、記憶領域ＡC2にはメモリセル列Ｃ２の各
メセリセルの良否判定結果が書き込まれる。従って、各
記憶領域ＡC0〜ＡC3を区分けしてフェイルビットマップ
を描かせることにより、不良のメモリセルがどのメモリ
セル列に属しているかを直視することができる。なお、
不良解析メモリ１３は図６に示した出力端子Ｔ0 〜Ｔ15
の数に対応した数のメモリブロック１３Ａ，１３Ｂ，
…，１３Ｎを有し、このメモリブロック１３Ａ〜１３Ｎ
のそれぞれに、各出力端子Ｔ0 〜Ｔ15から出力される信
号を比較判定した結果を書き込む構造とされる。
【００１９】図４は図７に示した構造のメモリを試験す
る場合の不良解析メモリ１３に与えるアドレス信号のビ
ット構造と、不良解析メモリ１３内に用意される記憶領
域の様子を示す。図７に示した構造のメモリを試験する
場合にはアドレス信号ＡＤＳの上位ビット側に第１多重
化回路ＭＵＸの多重化駆動信号ＩＭを配置すると共に、
更にその上位ビット側に第２多重化回路ＰＲＣ1 ，ＰＲ
Ｃ2 を駆動するビット位置データＢ（Ｂ0 〜Ｂ7 ，Ｂ8
〜Ｂ15）を配置したビット構造とする。第２多重化回路
を駆動するビット位置データＢ0 〜Ｂ7 及びＢ8 〜Ｂ15
はこの例ではそれぞれ８個の第１多重化回路ＭＵＸから
出力される信号を識別すればよいから少なくとも３ビッ
トの信号で足りることになる。
る場合の不良解析メモリ１３に与えるアドレス信号のビ
ット構造と、不良解析メモリ１３内に用意される記憶領
域の様子を示す。図７に示した構造のメモリを試験する
場合にはアドレス信号ＡＤＳの上位ビット側に第１多重
化回路ＭＵＸの多重化駆動信号ＩＭを配置すると共に、
更にその上位ビット側に第２多重化回路ＰＲＣ1 ，ＰＲ
Ｃ2 を駆動するビット位置データＢ（Ｂ0 〜Ｂ7 ，Ｂ8
〜Ｂ15）を配置したビット構造とする。第２多重化回路
を駆動するビット位置データＢ0 〜Ｂ7 及びＢ8 〜Ｂ15
はこの例ではそれぞれ８個の第１多重化回路ＭＵＸから
出力される信号を識別すればよいから少なくとも３ビッ
トの信号で足りることになる。
【００２０】このビット位置データＢは図１に示すビッ
ト位置データ発生器１５で生成される。ビット位置デー
タ発生器１５はパターン発生器１１から図５Ｃに示すカ
ウンタクリア信号ＣＣと、クロックＣＰが与えられ、ク
ロックＣＰに同期したビット位置データＢ（図５Ｆ）を
発生する。このために、ビット位置データ発生器１５は
クロックＣＰを計数するカウンタ１５Ａと、このカウン
タ１５Ａの計数値がアドレス信号として与えられ、各ア
ドレスに書き込まれたビット位置データＢ0 〜Ｂ7 及び
Ｂ8 〜Ｂ15を出力するシリアルシーケンスメモリ１５Ｂ
と、シリアルビットレジスタ１５Ｃとによって構成され
る。
ト位置データ発生器１５で生成される。ビット位置デー
タ発生器１５はパターン発生器１１から図５Ｃに示すカ
ウンタクリア信号ＣＣと、クロックＣＰが与えられ、ク
ロックＣＰに同期したビット位置データＢ（図５Ｆ）を
発生する。このために、ビット位置データ発生器１５は
クロックＣＰを計数するカウンタ１５Ａと、このカウン
タ１５Ａの計数値がアドレス信号として与えられ、各ア
ドレスに書き込まれたビット位置データＢ0 〜Ｂ7 及び
Ｂ8 〜Ｂ15を出力するシリアルシーケンスメモリ１５Ｂ
と、シリアルビットレジスタ１５Ｃとによって構成され
る。
【００２１】カウンタ１５Ａ，シリアルシーケンスメモ
リ１５Ｂ及びシリアルビットレジスタ１５Ｃはそれぞ
れ、この例では２系統設けられ、一方のシリアルシーケ
ンスメモリからビット位置データＢ0 〜Ｂ7 を出力し、
他方のシリアルシーケンスメモリからはビット位置デー
タＢ8 〜Ｂ15を出力する。シリアルビットレジスタ１５
Ｃは各系の最小ビット位置と最大ビット位置を記憶す
る。従って、一方の系のシリアルビットレジスタにはＢ
0 とＢ7 のビット位置を記憶し、他方の系のシリアルビ
ットレジスタにはＢ8 とＢ15を記憶する。このシリアル
ビットレジスタ１５Ｃの記憶に基づいて、２つのカウン
タ１５Ａは計数値０〜７及び８〜１５の間の計数を繰り
返す。
リ１５Ｂ及びシリアルビットレジスタ１５Ｃはそれぞ
れ、この例では２系統設けられ、一方のシリアルシーケ
ンスメモリからビット位置データＢ0 〜Ｂ7 を出力し、
他方のシリアルシーケンスメモリからはビット位置デー
タＢ8 〜Ｂ15を出力する。シリアルビットレジスタ１５
Ｃは各系の最小ビット位置と最大ビット位置を記憶す
る。従って、一方の系のシリアルビットレジスタにはＢ
0 とＢ7 のビット位置を記憶し、他方の系のシリアルビ
ットレジスタにはＢ8 とＢ15を記憶する。このシリアル
ビットレジスタ１５Ｃの記憶に基づいて、２つのカウン
タ１５Ａは計数値０〜７及び８〜１５の間の計数を繰り
返す。
【００２２】被試験メモリＭＵＴに設けられた第２多重
化回路ＰＲＣ1 とＰＲＣ2 において、この例ではビット
位置をＢ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ
4 及びＢ8 ，Ｂ9 ，Ｂ10，Ｂ11，Ｂ15，Ｂ14，Ｂ13，Ｂ
12の順に多重化したから、シリアルシーケンスメモリ１
５Ｂにもこの順序でビット位置データＢ0 ，Ｂ1 …
Ｂ 3 ，Ｂ7 …Ｂ4 及びＢ8 ，Ｂ9 …Ｂ11，Ｂ15…Ｂ12を
書き込む。
化回路ＰＲＣ1 とＰＲＣ2 において、この例ではビット
位置をＢ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ
4 及びＢ8 ，Ｂ9 ，Ｂ10，Ｂ11，Ｂ15，Ｂ14，Ｂ13，Ｂ
12の順に多重化したから、シリアルシーケンスメモリ１
５Ｂにもこの順序でビット位置データＢ0 ，Ｂ1 …
Ｂ 3 ，Ｂ7 …Ｂ4 及びＢ8 ，Ｂ9 …Ｂ11，Ｂ15…Ｂ12を
書き込む。
【００２３】従って、カウンタ１５ＡがクロックＣＰを
１〜８個計数するごとに、シリアルシーケンスメモリ１
５Ｂはビット位置データをＢ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ
7 ，Ｂ6 …Ｂ4 とＢ8 ，Ｂ9 …Ｂ11，Ｂ15…Ｂ12の順に
出力する。このビット位置データをＢ0 〜Ｂ7 及びＢ8
〜Ｂ15を第１多重化駆動信号ＩＭの上位ビット側に付加
することにより、各メモリユニットＭＵ0 〜ＭＵ15の各
良否判定結果をビット位置データＢ0 〜Ｂ7 及びＢ8 〜
Ｂ15で仕切られる図４に示す記憶領域ＵＵ0 〜ＵＵ7 及
びＵＵ8 〜ＵＵ15のそれぞれに仕分けされて書き込まれ
る。記憶領域ＵＵ0 〜ＵＵ7 及びＵＵ8 〜ＵＵ15の内部
は更に、第１多重化駆動信号ＩＭによって、この例では
４つの区分ＡC0〜ＡC3に仕切られ、この４つの区分ＡC0
〜ＡC3のそれぞれに各メモリセル列Ｃ０〜Ｃ３の比較判
定結果が書き込まれる。
１〜８個計数するごとに、シリアルシーケンスメモリ１
５Ｂはビット位置データをＢ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ
7 ，Ｂ6 …Ｂ4 とＢ8 ，Ｂ9 …Ｂ11，Ｂ15…Ｂ12の順に
出力する。このビット位置データをＢ0 〜Ｂ7 及びＢ8
〜Ｂ15を第１多重化駆動信号ＩＭの上位ビット側に付加
することにより、各メモリユニットＭＵ0 〜ＭＵ15の各
良否判定結果をビット位置データＢ0 〜Ｂ7 及びＢ8 〜
Ｂ15で仕切られる図４に示す記憶領域ＵＵ0 〜ＵＵ7 及
びＵＵ8 〜ＵＵ15のそれぞれに仕分けされて書き込まれ
る。記憶領域ＵＵ0 〜ＵＵ7 及びＵＵ8 〜ＵＵ15の内部
は更に、第１多重化駆動信号ＩＭによって、この例では
４つの区分ＡC0〜ＡC3に仕切られ、この４つの区分ＡC0
〜ＡC3のそれぞれに各メモリセル列Ｃ０〜Ｃ３の比較判
定結果が書き込まれる。
【００２４】従ってこの場合も、不良解析メモリ１３に
は、被試験メモリＭＵＴ内の各メモリセル列Ｃ０〜Ｃ３
のメセリセルの良否を判定した結果を各記憶区分ＡC0〜
ＡC3内に仕分けして記憶し、更にメモリユニットＭＵ0
〜ＭＵ15を区別して記憶したから、この不良解析メモリ
１３に記憶した良否判定結果を利用することにより、フ
ェイルビットマップを簡単に描かせることができる。
は、被試験メモリＭＵＴ内の各メモリセル列Ｃ０〜Ｃ３
のメセリセルの良否を判定した結果を各記憶区分ＡC0〜
ＡC3内に仕分けして記憶し、更にメモリユニットＭＵ0
〜ＭＵ15を区別して記憶したから、この不良解析メモリ
１３に記憶した良否判定結果を利用することにより、フ
ェイルビットマップを簡単に描かせることができる。
【００２５】
【発明の効果】以上説明したように、この発明によれば
メモリ内のメモリセルの配列と、読み出されるデータの
ビット配列が異なるメモリを試験する場合でも、不良解
析メモリ１３に書き込む良否判定結果はメモリ内のメモ
リセルの配列に近似した配列に書き込まれる。従って、
この不良解析メモリ１３に取り込んだ良否判定結果によ
り不良セルの属するメモリユニット或いはメモリセル列
を直ちに特定することができる。またフェイルビットマ
ップを描かせることにより、どのメモリセル列が不良で
あるか等をマップに描かせることができる。
メモリ内のメモリセルの配列と、読み出されるデータの
ビット配列が異なるメモリを試験する場合でも、不良解
析メモリ１３に書き込む良否判定結果はメモリ内のメモ
リセルの配列に近似した配列に書き込まれる。従って、
この不良解析メモリ１３に取り込んだ良否判定結果によ
り不良セルの属するメモリユニット或いはメモリセル列
を直ちに特定することができる。またフェイルビットマ
ップを描かせることにより、どのメモリセル列が不良で
あるか等をマップに描かせることができる。
【００２６】また、図１に示したビット位置データ発生
器１５を設け、このビット位置データ発生器１５内にシ
リアルシーケンスメモリ１５Ｂを設けた構成とすること
により、被試験メモリＭＵＴから多重化されて出力され
るデータのビット位置が例えば上記したようにＢ0 ，Ｂ
1 ，Ｂ2 ，Ｂ3 ，Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ4 の順に配列さ
れた場合でも、その配列に対応して各ビット位置を仕分
けして各記憶領域ＵＵ 0 〜ＵＵ7 及びＵＵ8 〜ＵＵ15に
書き込むことができる。従って被試験メモリＭＵＴがど
のような仕様に変更されても、その仕様に対応して試験
を行うことができる利点が得られる。
器１５を設け、このビット位置データ発生器１５内にシ
リアルシーケンスメモリ１５Ｂを設けた構成とすること
により、被試験メモリＭＵＴから多重化されて出力され
るデータのビット位置が例えば上記したようにＢ0 ，Ｂ
1 ，Ｂ2 ，Ｂ3 ，Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ4 の順に配列さ
れた場合でも、その配列に対応して各ビット位置を仕分
けして各記憶領域ＵＵ 0 〜ＵＵ7 及びＵＵ8 〜ＵＵ15に
書き込むことができる。従って被試験メモリＭＵＴがど
のような仕様に変更されても、その仕様に対応して試験
を行うことができる利点が得られる。
【図１】この発明によるメモリ試験装置の一実施例を示
すブロック図。
すブロック図。
【図２】この発明によるメモリ試験装置の第１の動作モ
ードを説明するための図。
ードを説明するための図。
【図３】図２の動作モードの動作を説明するための図。
【図４】この発明によるメモリ試験装置の第２の動作モ
ードを説明するための図。
ードを説明するための図。
【図５】図４の動作モードの動作を説明するための波形
図。
図。
【図６】被試験メモリの一つの構造を説明するためのブ
ロック図。
ロック図。
【図７】被試験メモリの他の構造を説明するためのブロ
ック図。
ック図。
【図８】従来のメモリ試験装置の概略の構成を説明する
ためのブロック図。
ためのブロック図。
【図９】図８に示した従来のメモリ試験装置の不良解析
メモリに書き込まれる良否判定結果の配列を説明するた
めの図。
メモリに書き込まれる良否判定結果の配列を説明するた
めの図。
【図１０】図７に示した構造のメモリを従来のメモリ試
験装置で試験した場合に生じる不都合を説明するための
波形図。
験装置で試験した場合に生じる不都合を説明するための
波形図。
ＭＵＴ 被試験メモリ Ｃ０〜Ｃ３ メモリセル列 ＭＵ0 〜ＭＵ15 メモリユニット ＭＵＸ 第１多重化回路 ＰＲＣ1,ＰＲＣ2 第２多重化回路 １０ シーケンス制御部 １１ パターン発生器 １２ 論理比較器 １３ 不良解析メモリ １４ アドレススクランブラ １５ ビット位置データ発生器
Claims (3)
- 【請求項１】 メモリ内のメモリセルの配列と、読み出
されるデータのビット配列とを異にするメモリを試験す
るメモリ試験装置において、 被試験メモリに与えるアドレス信号のビット配列を任意
に組替え可能としたアドレススクランブラを設け、この
アドレススクランブラによってビット配列を変更したア
ドレス信号を不良解析メモリに与え、不良解析メモリに
上記被試験メモリ内のメモリセルの配列構造に近似した
アドレス空間に上記メモリセルの良否判定結果を書き込
む構成としたことを特徴とするメモリ試験装置。 - 【請求項２】 メモリ内に配列された複数のメモリセル
列と、この複数のメモリセル列から読み出される並列信
号を直列信号として読み出す第１多重化回路とを具備し
たメモリを試験するメモリ試験装置において、 上記メモリセル列に与えるアドレス信号と上記第１多重
化回路に与える多重化駆動信号をアドレススクランブラ
に入力し、このアドレススクランブラにおいて上記メモ
リに与えるアドレス信号の中の上記メモリセル列に与え
るアドレス信号の上位ビット側に上記多重化回路に与え
る多重化駆動信号を加えた変形アドレス信号を生成さ
せ、この変形アドレス信号によって不良解析メモリをア
クセスし、不良解析メモリの上記多重化駆動信号で仕切
られる記憶領域別に上記メモリセル列の各セルの良否判
定結果を書き込むことを特徴とするメモリ試験装置。 - 【請求項３】 メモリ内に配列された複数のメモリセル
列と、この複数のメモリセル列から読み出される並列デ
ータを直列データとして読み出す第１多重化回路とから
成る記憶ユニットが複数設けられ、この複数の記憶ユニ
ットから読み出される複数の直列データを更に多重化し
て取り出す第２多重化回路とを具備して構成されるメモ
リを試験するメモリ試験装置において、 上記メモリセルを読み出すためのアドレス信号の上位ビ
ット側に上記第１多重化回路に与える第１多重化駆動信
号を加え、更にその上位ビット側に上記第２多重化回路
に与えるビット位置データを加えて構成したアドレス信
号を生成するアドレススクランブラを設け、このアドレ
ススクランブラから生成されるアドレス信号を不良解析
メモリに与えることを特徴とするメモリ試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175859A JPH0935496A (ja) | 1995-07-12 | 1995-07-12 | メモリ試験装置 |
| DE19627820A DE19627820A1 (de) | 1995-07-12 | 1996-07-10 | Speichertestvorrichtung |
| US08/679,761 US5841785A (en) | 1995-07-12 | 1996-07-10 | Memory testing apparatus for testing a memory having a plurality of memory cell arrays arranged therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175859A JPH0935496A (ja) | 1995-07-12 | 1995-07-12 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935496A true JPH0935496A (ja) | 1997-02-07 |
Family
ID=16003453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7175859A Withdrawn JPH0935496A (ja) | 1995-07-12 | 1995-07-12 | メモリ試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5841785A (ja) |
| JP (1) | JPH0935496A (ja) |
| DE (1) | DE19627820A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19680964T1 (de) * | 1995-09-22 | 1997-10-16 | Advantest Corp | Speichertestgerät |
| JP3547064B2 (ja) * | 1996-10-23 | 2004-07-28 | 株式会社アドバンテスト | メモリ試験装置 |
| JP3367848B2 (ja) * | 1996-12-10 | 2003-01-20 | 株式会社東芝 | 半導体デバイスのテスト装置 |
| JPH10188597A (ja) * | 1996-12-19 | 1998-07-21 | Advantest Corp | メモリ試験装置 |
| JPH10269799A (ja) * | 1997-03-19 | 1998-10-09 | Advantest Corp | 半導体メモリ試験装置 |
| JPH10289165A (ja) * | 1997-04-14 | 1998-10-27 | Ando Electric Co Ltd | Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置 |
| US6058055A (en) * | 1998-03-31 | 2000-05-02 | Micron Electronics, Inc. | System for testing memory |
| US5991215A (en) * | 1998-03-31 | 1999-11-23 | Micron Electronics, Inc. | Method for testing a memory chip in multiple passes |
| US6601205B1 (en) * | 2000-09-29 | 2003-07-29 | Infineon Technologies Ag | Method to descramble the data mapping in memory circuits |
| KR20030024862A (ko) * | 2000-08-15 | 2003-03-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 메모리 회로에서 데이터 매핑을 디스크램블링하는 방법 |
| WO2002033708A1 (fr) * | 2000-10-19 | 2002-04-25 | Advantest Corporation | Procede de traitement -par analyse- de la reparation de defauts de memoire et appareil d'essai de memoire mettant en oeuvre ce procede |
| DE10259300B4 (de) * | 2002-12-18 | 2004-10-07 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Gerät, Halbleiter-Bauelement-Test-System und Halbleiter-Bauelement-Test-Verfahren zum Testen der Kontaktierung bei übereinanderliegenden Halbleiter-Bauelementen |
| DE10322541A1 (de) * | 2003-05-19 | 2004-12-16 | Infineon Technologies Ag | Speicherbaustein mit integrierter Adressscramblereinheit und Verfahren zum Verscrambeln einer Adresse in einem integrierten Speicher |
| US20050039089A1 (en) * | 2003-08-11 | 2005-02-17 | Elias Gedamu | System and method for analysis of cache array test data |
| US7254763B2 (en) * | 2004-09-01 | 2007-08-07 | Agere Systems Inc. | Built-in self test for memory arrays using error correction coding |
| US7543198B2 (en) * | 2005-10-21 | 2009-06-02 | International Business Machines Corporation | Test data reporting and analyzing using data array and related data analysis |
| TWI409820B (zh) * | 2009-02-18 | 2013-09-21 | King Yuan Electronics Co Ltd | Semiconductor Test System with Self - Test for Memory Repair Analysis |
| JP2013114644A (ja) * | 2011-12-01 | 2013-06-10 | Fujitsu Ltd | メモリモジュールおよび半導体記憶装置 |
| US10020031B2 (en) * | 2015-05-21 | 2018-07-10 | Arm Limited | Location-based optimization for memory systems |
| CN112216621A (zh) * | 2020-10-14 | 2021-01-12 | 上海华虹宏力半导体制造有限公司 | 存储器晶圆测试方法和测试装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JPH0419899A (ja) * | 1990-05-11 | 1992-01-23 | Mitsubishi Electric Corp | 半導体記憶装置のためのテスト装置 |
| DE4028819A1 (de) * | 1990-09-11 | 1992-03-12 | Siemens Ag | Schaltungsanordnung zum testen eines halbleiterspeichers mittels paralleltests mit verschiedenen testbitmustern |
| DD297731A5 (de) * | 1990-09-24 | 1992-01-16 | Zentrum Mikroelektronik Dresden Gmbh,De | Verfahren und schaltungsanordnung zum test von speichern mit wahlfreiem zugriff |
| DE4130572A1 (de) * | 1990-09-25 | 1992-03-26 | Mikroelektronik Und Technologi | Verfahren und schaltungsanordnungen zum test von speichern mit wahlfreiem zugriff |
| US5392294A (en) * | 1991-03-08 | 1995-02-21 | International Business Machines Corporation | Diagnostic tool and method for locating the origin of parasitic bit faults in a memory array |
| US5481671A (en) * | 1992-02-03 | 1996-01-02 | Advantest Corporation | Memory testing device for multiported DRAMs |
| DE4227281C1 (de) * | 1992-08-18 | 1994-02-10 | Siemens Ag | Anordnung zum Testen eines Speichers nach dem Selbsttestprinzip |
-
1995
- 1995-07-12 JP JP7175859A patent/JPH0935496A/ja not_active Withdrawn
-
1996
- 1996-07-10 US US08/679,761 patent/US5841785A/en not_active Expired - Fee Related
- 1996-07-10 DE DE19627820A patent/DE19627820A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE19627820A1 (de) | 1997-01-16 |
| US5841785A (en) | 1998-11-24 |
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