DE4227281C1 - Anordnung zum Testen eines Speichers nach dem Selbsttestprinzip - Google Patents

Description

Verfahren und Schaltungsanordnungen zum Testen von Speichern sind bekannt. In einem ersten Beispiel basiert das Verfah­ ren auf einem Testalgorithmus mit deterministischen Test­ mustern (WO 86/01036 A1). Ein solches Verfahren ist oft nur auf Bit orientierte statische Schreiblesespeicher aus­ gerichtet. Ein Anpassen der Algorithmen auf andere Fehler­ modelle ist aufwendig. Bedingt durch das Umschalten zwi­ schen Abwärts- und Aufwärtszählen der Adressen und be­ dingt durch die unterschiedliche Anzahl von Schreib- und Lesezugriffe pro Testphase ist die Ablaufsteuerung für diese Speichertestalgorithmen sehr komplex.

Neben Speichertestalgorithmen mit deterministischen Test­ mustern gibt es noch Testalgorithmen mit pseudozufälliger Testdaten- und Adreßerzeugung sowie mit pseudozufälligen Schreib- und Lesezugriffen (GB 2 172 128 A). Ein solcher Algorithmus ist besonders für wortorganisierte Schreib- Lesespeicher geeignet. Der Schaltungsaufwand für eine Selbsttestarchitektur ist kleiner als für Selbsttestver­ fahren mit deterministischen Testmustern.

Trotzdem bereits einige interessante Selbsttestarchitek­ turen speziell für Schreib/Lesespeicher entwickelt worden sind, gibt es bisher noch wenig Speicherbausteine, die Selbsttest als Zusatzfunktion anbieten. Ein Grund dafür kann darin liegen, daß gegenüber der reinen Funktionsarchi­ tektur auf dem Baustein zusätzliche Fläche für die Test­ architektur erforderlich ist. Um bei den Speicherbaustei­ nen den Selbsttest zu einem Normalfall werden zu lassen, sollte neben einer automatischen Generierung der Testschal­ tung auch die dafür benötigte Zusatzfläche minimal sein. Dabei ist neben der Wahl eines einfachen Speichertestalgo­ rithmus auch die richtige Wahl der Testmustergeneratoren und Testantwortauswerter wichtig. Ein universeller Test­ algorithmus für einen Schreib/Lesespeicher und eine dazu notwendige Selbsttestarchitektur auf einem Speicherbau­ stein ergibt sich z. B. aus H. C. Ritter, Th. M. Schwair: "A Universal Test Algorithm for the Self-Test of Parametri­ zable Random Access Memories", European Test Conference, 10-12; April 1992, München, S. 53-59, im folgenden Doku­ ment D1 genannt.

Aus IBM TDB, 12/74, Seiten 2019-2020 ist bekannt, daß ein zum Normalbetrieb eines Speichers erforderliches Ein/Ausgaberegi­ ster zusätzlich im Schiebebetrieb betrieben werden kann, um den Speicher testen zu können. Somit hat das Ein/Ausgabere­ gister zwei Betriebsmodi, den Betriebsmodus des Normalbetrie­ bes, in dem Datenbits, bevor sie in den Speicher eingeschrie­ ben werden, zwischengespeichert werden, und den Betriebsmodus als Schieberegister. Aus dem Dokument D1) ist bekannt, ein Datenregister für einen Speicher in drei verschiedenen Be­ triebsmodi zu betreiben, nämlich im Normalbetrieb zur Zwi­ schenspeicherung der Datenbits, die in den Speicher geschrie­ ben oder aus diesem gelesen werden, einen Betriebsmodus als Schieberegister und einen Betriebsmodus als rückgekoppeltes Schieberegister. Es ist jedoch aus Dokument D1) nicht ent­ nehmbar, wie diese drei Betriebsmodi bei einem Datenregister erreichbar sind.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, die für den Selbsttest zusätzlich erforderlichen Schaltungen auf dem Speicherbaustein und damit den zusätzlichen Flächenbedarf minimal zu halten. Dazu wird im Selbsttest das im Normalbe­ trieb erforderliche Datenregister verwendet. Die Aufgabe wird gemäß den Merkmalen des Patentanspruchs 1 gelöst.

Als Testalgorithmus wird ein Algorithmus mit pseudozu­ fällig erzeugten Testmustern verwendet. Die für die Er­ zeugung der Testmuster und der Auswertung der Testant­ worten erforderlichen Schaltungen sind dabei vorteilhaft in einer Schaltung zusammengefaßt, nämlich dem zum Be­ trieb des Speichers sowieso notwendigen Datenregister. Dieses Datenregister arbeitet im Normalbetrieb zur Zwi­ schenspeicherung der in den Speicher einzuschreibenden Information bzw. zur Zwischenspeicherung der vom Spei­ cher ausgelesenen Information, im Testbetrieb jedoch kann das Datenregister als linear rückgekoppeltes Schiebe­ register (LFSR), als Register zur Erzeugung von Test­ mustern oder als reines Schieberegister arbeiten. Die für das Datenregister im Normalbetrieb erforderlichen Registerstufen werden dazu um wenige, zusätzliche Schal­ tungen erweitert.

Die Registerstufen des Datenregisters enthalten jeweils zwei getaktete Speicherelemente, z. B. zwei Latchstufen, wo­ bei das erste Speicherelement im Normalbetrieb zur Zwi­ schenspeicherung der in den Speicher zu schreibenden In­ formation dient, das zweite Speicherelement zur Zwischen­ speicherung der aus dem Speicher gelesenen Information. Um zusätzlich zum ersten Speicherelement Kopplungen zu Spei­ cherelementen anderer Registerstufen zu ermöglichen, kann vor den Eingang des ersten Speicherelementes ein Multi­ plexer geschaltet werden.

Um Pseudo-Random-Testmuster zu erzeugen, ist es vorteil­ haft vor den Eingang des zweiten Speicherelementes der Registerstufe ein logisches Glied zu schalten, das den Inhalt des ersten Speicherelementes mit dem Inhalt des Speichers verknüpft. Damit wird auch der Speicher zur Erzeugung von Testmustern mit herangezogen.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. Anhand von Ausführungsbeispielen wird die Erfindung weiter erläutert.

Es zeigt

Fig. 1 eine mögliche Speicherselbsttestarchitektur,

Fig. 2 ein Zeitdiagramm des Speicherselbsttestes,

Fig. 3 eine Realisierung eines Einbitdatenregisters als paralleles Signaturregister,

Fig. 4 eine Realisierung eines 4-Bit-Datenregisters als paralleles Signaturregister.

Ein prinzipieller Aufbau eines aus Speicherzellen bestehen­ den Speichers SP mit zusätzlicher Selbsttestarchitektur TC, TDR, AC, DR kann Fig. 1 entnommen werden. Diese Architek­ tur ergibt sich in ähnlicher Weise aus dem zitierten Dokument D1.

Die wesentlichen Aufgaben der einzelnen Module sollen anschließend erläutert werden:

• - Ein Datenregister DR erfüllt folgende Aufgaben:
  Es puffert eingehende und ausgehende Datenworte im Normalbetrieb,
  in einem externen Testmodus können über einen Eingang SI Daten in das Datenregister geladen werden und über einen Ausgang SO hinausgeschoben werden,
  Daten können über den Eingang SI in das Register einge­ schoben werden und dann in einen internen Testmodus an den Speicher SP angelegt werden,
  es erzeugt Testmuster und wertet Testantworten im Selbst­ test aus. Dazu wird das Datenregister zu einem linear rückgekoppelten Schieberegister erweitert.
• - Ein Adreßzähler AC kann von außen gelieferte Adressen ADR zwischenspeichern und im Normalbetrieb an den Speicher SP anlegen. Er kann aber auch Adressen erzeugen, dies geschieht während des Selbsttests.
• - Ein Testdatenregister TDR übernimmt im Testbetrieb Test­ antworten oder Signaturen und gibt sie über den Ausgang SO weiter. Im Normalbetrieb kann das Testdatenregister TDR dazu dienen, von außen angelegten Steuersignale SS für den Speicher SP zu speichern und über SO seriell auszuschieben. Die Steuersignale SS sind z. B. ein Schreib/ Lese Signal und ein Signal zum Aktivieren bzw. Deaktivie­ ren des Speichers SP. Diese externen Steuersignale SS werden dem Speicher SP über einen Multiplexer MU zugeführt.
  Das Zeitdiagramm der Fig. 2 zeigt den Ablauf des Speicher­ selbsttests. In der ersten Zeile ist der Verlauf des Signales für Lesen/Schreiben angegeben, in der zweiten Zeile der Verlauf des Aktivierungssignales für die Spei­ cherzellen des Speichers, in der dritten Zeile die an den Speicher angelegte Adresse, in der vierten Spalte, die aus dem Speicher ausgelesenen Daten und in der fünften Zeile die in den Speicher einzuschreibenden Daten.
• - Ein Test-Controller TC kann entsprechend Dokument D1 aus­ geführt sein. Er ist nur während des Ablaufs des Selbst­ testes wirksam und erhält von einem übergeordneten Con­ troller des Halbleiterbausteins Steuersignale TMS1, TMS2 sowie ein Taktsignal TCK. Er kann aus einem Selbstest- Controller, einem Taktgenerator und einem Decoder bestehen.
  Der Ablauf des Selbsttests wird von dem Selbsttestcon­ troller überwacht. Wenn die Anzahl der Schreib/Lesezu­ griffe und damit die Zahl der Zustände des Controllers festliegt, läßt sich der Selbsttest-Controller aus einem gekoppelten Schieberegister aufbauen.
  Der zusätzlich vorgesehene Taktgenerator liefert alle für den Selbsttest notwendigen Taktsignale, die von dem exter­ nen Testtakt TCK abgeleitet werden.
  Der Decoder decodiert für die Betriebsmodi beim Selbst­ test Steuersignale S1, S2, T1, T2.
  Die Zuordnung der vom übergeordneten Controller geliefer­ ten Steuersignale TMS1, TMS2 zum Steuersignal S1, S2 kann entsprechend Tabelle 1, die weiter unten gezeigt ist, erfolgen.

Eine mögliche Realisierung des Datenregisters DR zeigen Fig. 3 und Fig. 4. Fig. 3 zeigt dabei die Realisierung eines 1-Bit-Datenregisters als paralleles Signaturregister in modularer Form mit einem Generatorpolynom x+1, Fig. 4 die Realisierung eines 4-Bit-Datenregisters als paralleles Signaturregister in modularer Form mit einem primitiven Generatorpolynom x⁴+x³+1.

Zunächst soll das 1-Bit-Datenregister nach Fig. 3 erläu­ tert werden. Es besteht aus einer Registerstufe RS mit zwei Speicherelementen, dem ersten Speicherelement SE1 und dem zweiten Speicherelement SE2, ergänzt um einen Multi­ plexer MUX, ein logisches Glied LG und Treiber TR1, TR2. Die Speicherelemente SE1, SE2 können getaktete Latchstufen sein, wobei das Speicherelement SE1 mit einem Takt C1, das Speicherelement SE2 mit einem Takt C2 getaktet ist. Der Multiplexer MUX wird von Steuersignalen S1, S2 angesteuert und ermöglicht, daß entweder der Eingang für die Daten "DATA in", ein Eingang SI für Testsignale oder Kopp­ lungen zum zweiten Speicherelement bzw. zu anderen Regi­ sterstufen auf das erste Speicherelement SE1 geschaltet werden kann. Der Ausgang des ersten Speicherelementes SE1 führt über den Treiber TR1 zum Speicher SP. Mit Hilfe eines Treibersignales T1 für den Treiber TR1 und entspre­ chenden Steuersignalen S1, S2 können Daten in den Speicher eingeschrieben werden. Umgekehrt ist es auch möglich, Da­ ten aus dem Speicher auszulesen und zum Datenausgang "DATA out" zu übertragen. Zur Pufferung der ausgelesenen Infor­ mation wird jetzt das zweite Speicherelement SE2 verwendet, in der das ausgelesene Bit gespeichert wird. Vom Speicher­ element SE2 kann das Datenbit über den Treiber TR2, der von dem Treibersignal T2 angesteuert wird, zum Ausgang DATA out übertragen werden. Um weiterhin die Inhalte des Speicherelementes SE1 mit dem vom Speicher gelesenen Datenbit verknüpfen zu können, ist das logische Glied LG vorgesehen, mit dem die EXKLUSIV-ODER-Funktion realisiert wird. Mit Hilfe der Steuersignale S1, S2 kann der Ausgang des Speicherelementes SE1 direkt mit dem Eingang des Spei­ cherelements SE2 verbunden werden, der Ausgang des Spei­ chers SP mit dem Eingang des Speicherelementes SE2 verbun­ den werden bzw. die Inhalte des Speicherelementes SE1 mit dem vom Speicher ausgelesenen Datenbit nach einer EXKLUSIV- ODER-Funktion miteinander verknüpft werden und dann dem Speicherelement SE2 zugeführt werden.

Tabelle 1

Betriebsmodi des Datenregisters

Durch entsprechende Wahl der Steuersignale S1, S2 kann somit die Registerstufe RS im Normalbetrieb als Puffer­ speicher sowohl für Schreibbetrieb als auch für Lesebetrieb verwendet werden. Die Unterscheidung erfolgt mit Hilfe der Treiber­ signale T1, T2 und der Steuersignale S1=S2=0. Wenn S1=0 und S2=1 gewählt wird, wird der Ausgang des zweiten Speicherelementes SE2 mit dem Eingang des ersten Speicher­ elementes SE1 verbunden und damit eine Rückkopplung herge­ stellt. Weiterhin wird der Ausgang des Speicherelementes SE1 über das logische Glied LG mit dem Eingang des Speicher­ gliedes SE2 verbunden. Wird dagegen das Steuersignal S1=1 gewählt und das Steuersignal S1=0, dann arbeitet die Registerstufe RS im Selbsttestbetrieb. Jetzt wird der Inhalt des Speicherelementes SE1 mit dem von einer Zelle des Speichers gelesenen Datenbit im logischen Glied LG miteinander verknüpft, und zwar zur Erzeugung eines Testbits, das dann in den Speicher zurückgeschrieben wird. Wenn schließlich die Steuersignale S1=S2=1 sind, dann wird der Eingang SI z. B. für Testbits mit dem Spei­ cherelement SE1 verbunden, weiterhin der Ausgang des Speicherelementes SE1 mit dem Eingang des Speicherele­ mentes SE2, so daß die Registerstufe RS als reines Schieberegister arbeitet. Das heißt, ein am Eingang SI zugeführtes Testbit kann am Ausgang SO abgenommen werden.

Die Zusammenschaltung mehrerer Registerstufen RS nach Fig. 3 zu einem 4-Bit-Datenregister zeigt Fig. 4. Hier ist die Rückkopplung der Registerstufen untereinander so gewählt, daß das Register im LFSR-Betrieb als Signatur­ register mit dem Generatorpolynom x⁴+x³+1 arbeitet. Sinngemäß ist der Ausgang der Registerstufe RS4 zu dem Eingang der Registerstufe RS1 und weiterhin zu dem Ein­ gang der Registerstufe RS4 rückgekoppelt. Die am Ein­ gang des ersten Speicherelementes SE1 liegenden Multi­ plexer MUX der Registerstufen RS2 bis RS4 erlauben eine Kopplung mit den Ausgängen der vorhergehenden Register­ stufen.

Anhand der Tabelle 1 und der dort angegebenen Werte für die Steuersignale S1 und S2 kann der Betrieb des Daten­ registers nach Fig. 4 wieder erläutert werden. Dabei wird mit einem nicht überlappenden Zweiphasentakt gear­ beitet. Damit gilt

Taktsignal C1: = write-read_*activ,
Taktsignal C2: = write-read_*activ.

Im Lesezyklus, das Taktsignal C2 liegt an, lassen sich somit Daten aus dem Speicher SP übernehmen und im Schreib­ zyklus, das Taktsignal C1 liegt an, eventuell geändert zurückschreiben.

Es ist zweckmäßig, die Datenbits jeweils nur durch eine einzige Latch-Stufe SE zu puffern, um ein problemloses Anpassen an das übliche Speichertiming zu ermöglichen. Die Ausgänge in Richtung Speicher SP bzw. Datenausgang werden zur besseren Entkopplung mit Tristate-Treibern versehen, die mit folgenden Treibersignalen arbeiten:

Die Betriebsmodi des 4-Bit-Datenregisters nach Fig. 4 können wiederum mit Hilfe der Tabelle 1 leicht festge­ stellt werden. Im Betriebsmodus 1, bei dem S1=S2=0 ist, arbeitet jede Registerstufe RS unabhängig voneinan­ der, es können entsprechend dem Zustand der Treiber TR1 oder TR2 Daten in Zellen des Speichers SP eingeschrieben werden oder Daten aus Zellen des Speichers ausgelesen werden. Sind dagegen die Steuersignale S1=0, S2=1, so liegt der zweite Betriebsmodus vor und das Datenregister arbeitet als linear rückgekoppeltes Schieberegister entsprechend dem angegebenen Generatorpolynom. Im dritten Betriebsmodus, bei dem S1=1 und S2=0 ist, kann das Datenregister Pseudo-Random oder pseudo-zufällige Testmuster erzeugen; dazu wird in jede Registerstufe RS der Inhalt des Speicherelementes SE1 mit dem Inhalt des ausgelesenen Speicherbits im logischen Glied LG verknüpft und das Ergebnis in eine Zelle des Speichers zurückge­ schrieben. Wenn das logische Glied eine EXKLUSIV-ODER- Funktion ausführt, hat dies zur Folge, daß abwechselnd "1" und "0" in die Speicherzellen eingeschrieben werden. Im vierten Betriebsmodus, bei dem S1=S2=1 ist, arbeitet das Datenregister als reines Schieberegister, das die am Eingang SI anliegenden Bit durch das Register hindurch schiebt und am Ausgang SO herausschiebt.

In der Initialisierungsphase, nachdem das Datenregister DR gesetzt worden ist, sollen die Speicherzellen des Spei­ chers SP mit Testmustern beschrieben werden, da deren In­ halte nach dem Einschalten statistisch verteilt "0" oder "1" betragen sollen. Das Datenregister wird deshalb zu­ sätzlich ohne Mehraufwand als LFSR realisiert, damit las­ sen sich schon in der Initialisierungsphase verschiedene Testmuster in den Schreib/Lese-Speicher einspeichern.

Wenn z. B. als Initialisierungsmuster der Startwert "1" eingeschrieben wird, dann erhält man entsprechend Fig. 4 eine alternierende "0 1" Folge. Es ist aber auch möglich, ein Muster von außen in das Datenregister DR einzuschieben und dieses zum Test des Speichers zu verwenden. Schließlich können die Antwortmuster aus dem Speicher im Datenregister im LSFR-Betrieb zu einer Signatur komprimiert werden, die dann auf Fehlerfreiheit überprüft werden kann.

Mit dem ein Bit-Datenregister nach Fig. 3 können z. B. 1 Bit breite Speichermodule mit Testmustern versorgt wer­ den. Beim parallelen Test ist dagegen ein Datenregister gemäß Fig. 4 zweckmäßig. Ein solches Datenregister kann z. B. von der Breite des internen Datenbusses sein.

Der Vorteil des erfindungsgemäßen Datenregisters ist ins­ besondere darin zu sehen, daß die für den Selbsttest erforderlichen Schaltungen einen geringeren Flächenbedarf haben, als wenn für den Selbsttest zusätzliche Schaltungen für die Testmustererzeugung und für die Testantwortaus­ wertung vorgesehen werden. Die Flächenersparnis errechnet sich z. B. bei einem Datenwort von 32 Bit und einer Adreß­ wortbreite von vier Bit auf 34%. Dazu wird für die Test­ mustererzeugung der Speicher mit verwendet, d. h. zur Er­ zeugung von Testmusterbits werden jeweils ein im Daten­ register gespeichertes Bit mit einem aus einer Zelle des Speichers ausgelesenen Bit verknüpft und das Ergebnis der Verknüpfung als Testmusterbit verwendet.

Claims (6)

1. Anordnung zum Testen eines Speichers (SP) nach dem Selbsttestprinzip, bei der in Speicherzellen des Speichers Testmuster eingeschrieben werden, die Speicherzellen ge­ lesen werden und anhand der ausgelesenen Testmuster Feh­ ler festgestellt werden,

• - bei der ein in einen Datenbus (DB) zum Speicher (SP) geschaltetes Datenregister (DR) vorgesehen ist, das pro Registerstufe (RS) mindestens zwei getaktete Speicherele­ mente (SE1, SE2) aufweist,
• - bei der für jede Registerstufe (RS) des Datenregisters Mittel (MUX, LG) vorgesehen sind, so daß die Speicherele­ mente in Abhängigkeit von ersten Steuersignalen (S1, S2)
  in einem ersten Betriebsmodus zur Aufnahme der zu schrei­ benden Daten oder der zu lesenden Daten dienen,
  in einem zweiten Betriebsmodus so geschaltet sind, daß ein linear rückgekoppeltes Schieberegister entsteht,
  in einem dritten Betriebsmodus Pseudo-Random-Testmuster erzeugen und dabei im ersten Speicherelement gespeicher­ te Datenbit mit einem in einer Speicherzelle des Spei­ chers gespeicherten Datenbit logisch verknüpfen und wieder an den Speicher anlegen,
  in einem vierten Betriebsmodus als Schieberegister geschaltet sind
  und bei der ein Test-Controller zu Erzeugung der ersten Steuersignale (S1, S2) vorgesehen ist.

2. Anordnung nach Anspruch 1,

• - bei der der Eingang des ersten Speicherelementes (SE1) mit einem Eingang (DATA in) für ein Datenbit und sein Ausgang mit einem zum Speicher führenden Ausgang verbunden ist,
• - bei der der Eingang des zweiten Speicherelementes (SE2) mit einem Ausgang für ein Datenbit des Speichers und sein Ausgang mit einem Ausgang (DATA out) des Datenregisters verbunden ist und die Speicherelemente (SE1, SE2) von einem nicht überlappenden Zweiphasentakt (C1, C2) ange­ steuert werden.

3. Anordnung nach Anspruch 2, bei der vor das erste Speicherelement (SE1) ein Multiplexer (MUX) geschaltet ist, der mit einem Eingang (DATA in) für das Datenregi­ ster, einer Leitung (SI) für ein Testmusterbit und Leitungen für Kopplungen mit anderen Registerstufen verbunden ist und der von den ersten Steuersignalen (S1, S2) angesteuert wird.

4. Anordnung nach Anspruch 2 oder 3, bei der zwischen den Ausgang des ersten Speicherelementes (SE1) sowie den Ausgang des Speichers und den Eingang des zweiten Speicher­ elementes (SE2) ein logisches Glied (LG) geschaltet ist, das in Abhängigkeit der ersten Steuersignale (S1, S2) entweder den Ausgang des ersten Speicherelementes (SE1), den Ausgang des Speichers oder eine Verknüpfung der Sig­ nale von den Ausgängen des ersten Speicherelementes und des Speichers zum Eingang des zweiten Speicherelementes (SE2) durchschaltet.

5. Anordnung nach Anspruch 4, bei der das logische Glied ein EXKLUSIV-ODER-Glied mit zwei gesteuerten Eingängen ist.

6. Anordnung nach einem der vorhergehenden Ansprüche, bei der in der Leitung vom Ausgang des ersten Spei­ cherelementes (SE1) ein erster von einem ersten Treiber­ signal (T1) angesteuerter Treiber (TR1) bzw. in der Lei­ tung vom Ausgang des zweiten Speicherelementes (SE2) ein zweiter von einem zweiten Treibersignal (T2) angesteuer­ ter Treiber (TR2) angeordnet ist.