JP2001256798A - 半導体試験装置及び半導体試験方法並びにプログラムを記録した機械読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリの試験を行う半導体試験装置に
於いて、試験時間を短縮する。 【解決手段】 テストパターン発生装置２は、試験対象
とする半導体メモリの各アドレスに対してテストパター
ンの書き込み，読み出しを行う。良否判定装置３は、半
導体メモリから読み出されたデータと期待値とに基づい
て、該データが読み出されたアドレスの良否を判定す
る。フェイルメモリ４は、良否判定装置３の判定結果を
記憶する。各ブロック処理部８−１〜８−４は、フェイ
ルメモリ４を半導体メモリのブロックに応じて複数のブ
ロックに分割した際の各ブロックに対応しており、自処
理部と対応するブロック中の、不良アドレスの個数を計
数し、その個数が閾値を超える場合には、試験停止信号
を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フェイルメモリを
利用して半導体メモリの試験を行う半導体試験技術に関
し、特に、半導体メモリの試験に要する時間を短縮する
ことができる半導体試験技術に関する。

【０００２】

【従来の技術】従来、一般的に行われているフェイルメ
モリを用いた半導体メモリの試験方法は、次のようなも
のであった。テストパターン発生装置を用いて、試験対
象とする半導体メモリの各アドレスに対して順次テスト
パターンの書き込み，読み出しを行う。半導体メモリか
ら読み出されたデータと期待値とに基づいて、データが
読み出された半導体メモリのアドレスの良否を判定し、
判定結果をフェイルメモリの対応するアドレスに格納す
る。半導体メモリの全てのアドレスに対する判定結果を
フェイルメモリに格納すると、フェイルメモリの内容を
読み出し、半導体メモリの良否を判定したり、冗長セル
との置換が可能か否かを判定したりする。このように、
従来は、半導体メモリの全アドレスについて良否を判定
した後、フェイルメモリの記憶内容に基づいて置換が可
能か否か等を判定していたため、試験時間が長くなると
いう問題があった。

【０００３】そこで、このような問題を解決するため、
半導体メモリの各アドレスの良否判定と、フェイルメモ
リを用いた置換可否の判定などを同時に行えるようにし
た技術が提案された（例えば、特開平９−６３３００号
公報）。

【０００４】図７は、従来のこの種の技術を説明するた
めのブロック図であり、試験対象とする半導体メモリ
（図示せず）が接続されるＤＵＴ(Device Under Test)
１と、テストパターン発生装置２と、良否判定装置３
と、試験対象としている半導体メモリの各アドレスと１
対１で対応するアドレスを有するフェイルメモリ４と、
計数装置５と、オアゲートＯＲ１と、一方の入力端子が
反転入力となっているアンドゲートＡＮＤとから構成さ
れている。

【０００５】テストパターン発生装置２は、ＤＵＴ１に
接続されている半導体メモリの各アドレスに対して順次
テストパターンの書き込み，読み出しを行うと共に、良
否判定手段３に対して期待値を出力する。また、データ
パターン発生装置２が出力するアドレスは、フェイルメ
モリ４にも供給されている。良否判定手段３は、半導体
メモリから読み出されたデータとテストパターン発生装
置２からの期待値とを比較することにより、そのデータ
が読み出されたアドレスの良否を判定し、判定結果を示
す判定結果情報を出力する。

【０００６】フェイルメモリ４は、リード／モデファイ
／ライト動作により、テストパターン発生装置２から供
給されているアドレスに対するリードとライトを１クロ
ックサイクルの中で行う。この時、ライトデータは、オ
アゲートＯＲ１の出力であり、オアゲートＯＲ１の出力
は、良否判定装置３から出力された上記アドレスに対す
る判定結果情報とフェイルメモリ４から読み出された上
記アドレスに対する判定結果情報との論理和であるの
で、上記アドレスに対する判定結果情報が一度でも
“否”（論理“１”）を示すものになれば、その後、上
記アドレスに対する判定結果情報が“良”（論理
“０”）を示すものになったとしても、フェイルメモリ
４に格納されている上記アドレスに対する判定結果情報
は“否”のまま保持される。

【０００７】また、フェイルメモリ４から読み出された
判定結果情報は、アンドゲートＡＮＤの反転入力端子に
入力され、良否判定装置３から出力される判定結果情報
との論理積が取られる。従って、アンドゲートＡＮＤの
出力が“否”となるのは、フェイルメモリ４から出力さ
れる判定結果情報が“良”で、且つ良否判定装置３から
出力される判定結果情報が“否”の場合のみである。計
数装置５は、アンドゲートＡＮＤの出力が“否”を示す
ものになった回数を計数することにより、試験対象とし
ている半導体メモリ上に存在する不良アドレスの個数を
計数する。そして、不良アドレスの個数が、冗長セルに
よって救済できない数になった場合、試験終了とする。

【０００８】

【発明が解決しようとする課題】上述した従来の技術に
よれば、半導体メモリの各アドレスの良否判定と、フェ
イルメモリを用いた置換可否の判定とを同時に行うこと
ができるので、試験時間の短縮を図ることが可能にな
る。

【０００９】しかし、上述した従来の技術は、試験対象
としている半導体メモリ全体を対象にして、置換可能か
否かを判定しているため、試験時間の短縮効果を十分に
得られない場合があるという問題があった。

【００１０】また、上述した従来の技術は、不良アドレ
ス数に基づいて置換可能か否かを判定しているため、置
換不能な半導体メモリを誤って置換可能と判定してしま
う場合があるという問題もあった。例えば、冗長行が１
行設けられている場合、半導体メモリの第１行目，第２
行目に不良アドレスが３個，４個あり、置換不能であっ
たとしても、置換可能と判定されてしまう。

【００１１】そこで、本発明の目的は、試験時間の短縮
効果を十分に得られるようにすることにある。また、本
発明の他の目的は、置換不能な半導体メモリを誤って置
換可能と判定してしまわないようにすることにある。

【００１２】

【課題を解決するための手段】本発明の半導体試験装置
は、上記目的を達成するため、試験時間の短縮効果を十
分に得られるようにするため、試験対象とする半導体メ
モリの各アドレスに対して順次テストパターンの書き込
み，読み出しを行うテストパターン発生装置と、前記半
導体メモリから読み出されたデータと期待値とに基づい
て、該データが読み出された前記半導体メモリのアドレ
スの良否を判定する良否判定装置と、前記半導体メモリ
の各アドレスに１対１で対応するアドレスを有し、前記
良否判定装置が良否の判定を行った前記半導体メモリの
アドレスと対応するアドレスに前記良否判定装置の判定
結果を記憶するフェイルメモリと、該フェイルメモリの
判定結果の記憶処理と並行して、前記フェイルメモリを
前記半導体メモリのブロックに応じて複数のブロックに
分割した際の各ブロック毎に、不良を示す判定結果が記
憶されている不良アドレスの個数を計数する不良計数手
段と、該不良計数手段が計数した前記各ブロック毎の不
良アドレスの個数の中に、予めそのブロックに対して決
められている閾値を超えるものが存在する場合、前記テ
ストパターン発生装置の試験動作を停止させる比較手段
とを備えている。

【００１３】この構成によれば、半導体メモリが複数の
ブロックから構成され、且つ各ブロック毎に冗長セルが
割り当てられている場合、１つのブロックについて置換
不能を判定した時点で試験終了とすることができるの
で、試験時間をより短縮することが可能になる。例え
ば、第１番目にテストパターンの読み書きが行われるブ
ロックで置換不能と判定した場合は、他のブロックに対
してテストパターンの読み書きを行わなくて済むので、
試験時間を短縮することが可能になる。

【００１４】また、本発明の半導体試験装置は、置換不
能な半導体メモリを誤って置換可能と判定してしまうこ
とを防ぐために、試験対象とする半導体メモリの各アド
レスに対して順次テストパターンの書き込み，読み出し
を行うテストパターン発生装置と、前記半導体メモリか
ら読み出されたデータと期待値とに基づいて、該データ
が読み出された前記半導体メモリのアドレスの良否を判
定する良否判定装置と、前記半導体メモリの各アドレス
に１対１で対応するアドレスを有し、前記良否判定装置
が良否の判定を行った前記半導体メモリのアドレスと対
応するアドレスに前記良否判定装置の判定結果を記憶す
るフェイルメモリと、該フェイルメモリの判定結果の記
憶処理と並行して、前記フェイルメモリ上の各行毎に、
不良を示す判定結果が記憶されている不良アドレスの個
数を計数する行不良計数手段と、前記フェイルメモリの
判定結果の記憶処理と並行して、前記フェイルメモリ上
の各列毎に、不良を示す判定結果が記憶されている不良
アドレスの個数を計数する列不良計数手段と、前記行不
良計数手段の計数結果に基づいて不良アドレスを含む行
の行数が予め決められている行閾値を超えると判定した
場合、および前記列不良計数手段の計数結果に基づいて
不良アドレスを含む列の列数が予め決められている列閾
値を超えると判定した場合、前記テストパターン発生装
置の試験動作を停止させる判定手段とを備えている。

【００１５】この構成によれば、不良アドレスを含む行
の行数，不良アドレスを含む列の列数に基づいて、置換
可能か否かを判定しているので、置換不能な半導体メモ
リを誤って置換可能と判定してしまうことがなくなる。

【００１６】更に、本発明の半導体試験装置は、試験時
間の短縮効果を十分に得られるようにし、且つ、置換不
能な半導体メモリを誤って置換可能と判定してしまわな
いようにするため、試験対象とする半導体メモリの各ア
ドレスに対して順次テストパターンの書き込み，読み出
しを行うテストパターン発生装置と、前記半導体メモリ
から読み出されたデータと期待値とに基づいて、該デー
タが読み出された前記半導体メモリのアドレスの良否を
判定する良否判定装置と、前記半導体メモリの各アドレ
スに１対１で対応するアドレスを有し、前記良否判定装
置が良否の判定を行った前記半導体メモリのアドレスと
対応するアドレスに前記良否判定装置の判定結果を記憶
するフェイルメモリと、該フェイルメモリの判定結果の
記憶処理と並行して、前記フェイルメモリを前記半導体
メモリのブロックに応じて複数のブロックに分割した際
の各ブロック毎に、そのブロック中の行それぞれの不良
アドレスの個数を計数する行不良計数手段と、前記フェ
イルメモリの判定結果の記憶処理と並行して、前記フェ
イルメモリを前記半導体メモリのブロックに応じて複数
のブロックに分割した際の各ブロック毎に、そのブロッ
ク中の列それぞれの不良アドレスの個数を計数する列不
良計数手段と、前記行不良計数手段の計数結果に基づい
て不良アドレスを含む行の行数が予め決められている行
閾値を超えるブロックが存在すると判定した場合、およ
び前記列不良計数手段の計数結果に基づいて不良アドレ
スを含む列の列数が予め決められている列閾値を超える
ブロックが存在すると判定した場合、前記テストパター
ン発生装置の試験動作を停止させる判定手段とを備えて
いる。

【００１７】この構成によれば、半導体メモリが複数の
ブロックから構成され、且つ各ブロック毎に冗長行，冗
長列が割り当てられている場合、各ブロック毎に、不良
アドレスを含む行の行数，不良アドレスを含む列の列数
に基づいて、置換可能か否かを判定し、１つのブロック
について置換不能を判定した時点で試験終了とするの
で、試験時間の短縮効果を十分に得ることができると共
に、置換不能な半導体メモリを誤って置換可能と判定し
てしまうことがなくなる。

【００１８】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。

【００１９】図１は本発明の第１の実施の形態の構成例
を示すブロック図であり、ＤＵＴ１と、テストパターン
発生装置２と、良否判定装置３と、オアゲートＯＲ１
と、一方の入力端子が反転入力端子となっているアンド
ゲートＡＮＤと、フェイルメモリ４と、コンピュータ６
と、記録媒体Ｋ１とを備えている。

【００２０】ＤＵＴ１には、試験対象とする半導体メモ
リ（図示せず）が接続される。この半導体メモリは、メ
モリＬＳＩ単体であっても良いし、ロジックＬＳＩに組
み込まれている半導体メモリであっても良い。本実施の
形態で試験対象にする半導体メモリは、第１ブロック〜
第４ブロックの４個のブロックに分割され、各ブロック
毎に、不良のある行或いは列と置き換えるための冗長
行，冗長列を有しているとする。

【００２１】テストパターン発生装置２は、ＤＵＴ１に
接続されている半導体メモリの各アドレスに対して、順
次テストパターンの書き込み，読み出しを行う機能を有
すると共に、良否判定装置３に対して期待値を出力する
機能を有する。また、テストパターン発生装置２が、テ
ストパターンの書き込み，読み出し時に出力するアドレ
スは、フェイルメモリ４，コンピュータ６にも供給され
ている。

【００２２】良否判定装置３は、ＤＵＴ１に接続されて
いる半導体メモリから読み出されたデータ（テストパタ
ーン）と、テストパターン発生装置２からの期待値とを
比較することにより、そのデータが読み出された半導体
メモリ上のアドレスの良否を判定し、判定結果を示す判
定結果情報を出力する機能を有する。尚、本実施の形態
では、判定結果が“良”の場合は、判定結果情報として
“０”を出力し、判定結果が“否”の場合は、判定結果
情報として“１”を出力するものとする。

【００２３】フェイルメモリ４は、試験対象とする半導
体メモリの各アドレスと１対１に対応するアドレスを有
している。また、フェイルメモリ４は、リード／モデフ
ァイ／ライト動作により、テストパターン発生装置２か
ら供給されているアドレスに対するリードとライトとを
１クロックサイクルの中で行う。この時、ライトデータ
は、オアゲートＯＲ１の出力であり、オアゲートＯＲ１
の出力は、良否判定装置３から出力された上記アドレス
に対する判定結果情報とフェイルメモリ４から読み出さ
れた上記アドレスに対する判定結果情報との論理和であ
るので、上記アドレスに対する判定結果情報が一度でも
“否”（論理“１”）を示すものになれば、その後、上
記アドレスに対する判定結果情報が“良”（論理
“０”）を示すものになったとしても、上記アドレスに
対する判定結果情報は“否”を示すものに保持される。

【００２４】また、フェイルメモリ４から読み出された
判定結果情報は、アンドゲートＡＮＤの反転入力端子に
入力され、良否判定装置３から出力される判定結果情報
との論理積が取られる。従って、アンドゲートＡＮＤの
出力が“否”となるのは、フェイルメモリ４から出力さ
れる判定情報が“良”で、且つ良否判定装置３から出力
される判定情報が“否”の場合のみである。

【００２５】コンピュータ６は、ブロックセレクタ７
と、ブロック処理部８−１〜８−４と、オアゲートＯＲ
２とを備えている。ブロック処理部８−１〜８−４は、
それぞれ試験対象とする半導体メモリの第１〜第４ブロ
ックに対応するものである。

【００２６】ブロックセレクタ７は、テストパターン発
生装置２が出力するアドレスに基づいて、そのアドレス
を含むブロックに対応するブロック処理部８−ｉ（１≦
ｉ≦４）に対してのみ計数指示信号を出力する機能を有
する。

【００２７】半導体メモリの第１ブロックに対応するブ
ロック処理部８−１は、不良計数手段９−１と、計数記
憶手段１０−１と、閾値記憶手段１１−１と、比較手段
１２−１とを備えている。

【００２８】不良計数手段９−１は、アンドゲートＡＮ
Ｄの出力が“１”で、且つブロックセレクタ７から計数
指示信号が印加されている場合のみ、計数記憶手段１０
−１に格納されている第１ブロックの不良アドレス数を
＋１する機能を有する。計数記憶手段１０−１は、コン
ピュータ６上のメモリであっても良いし、磁気ディスク
装置等の外部記憶装置上の記憶媒体であっても良い。

【００２９】比較手段１２−１は、計数記憶手段１０−
１に記憶されている第１ブロックの不良アドレス数と、
閾値記憶手段１１−１に格納されている第１ブロックの
不良アドレスの閾値とを比較し、不良アドレス数が閾値
を超える場合、試験停止信号を“１”とする機能を有す
る。ここで、閾値記憶手段１１−１は、計数記憶手段１
０−１と同様に、コンピュータ６上のメモリであっても
良いし、磁気ディスク装置等の外部記憶装置上の記憶媒
体であっても良い。また、閾値記憶手段１１−１に設定
する閾値は、例えば、次式（１）に示されるものとす
る。

【００３０】 閾値＝（第１ブロックの冗長行数×第１ブロックのメモリ列数） ＋（第１ブロックの冗長列数×第１ブロックのメモリ行数） −（第１ブロックの冗長行数×第１ブロックの冗長列数） …（１）

【００３１】尚、他のブロック処理部８−２〜８−４
も、ブロック処理部８−１と同様の構成を有している。
また、以下の説明に於いては、ブロック処理部８−２〜
８−４内の各手段を示す場合は、−２〜−４を付すもの
とする。従って、例えば、ブロック処理部８−４内の比
較手段を示す場合は、比較手段１２−４と記すことにな
る。

【００３２】オアゲートＯＲ２は、各ブロック処理部８
−１〜８−４から出力される試験停止信号の論理和を取
る。このオアゲートＯＲ２の出力は、テストパターン発
生装置２に供給され、テストパターン発生装置２は、オ
アゲートＯＲ２の出力が“１”となると、試験動作を停
止する。

【００３３】記録媒体Ｋ１は、ディスク，半導体メモ
リ，その他の記録媒体であり、コンピュータ６を半導体
試験装置の一部として機能させるためのプログラムが記
録されている。このプログラムは、コンピュータ６によ
って読み取られ、コンピュータ６の動作を制御すること
で、コンピュータ６上に、ブロックセレクタ７，ブロッ
ク処理部８−１〜８−４を実現する。

【００３４】図２は本実施の形態の動作を説明するため
のフローチャートであり、以下各図を参照して本実施の
形態の動作を説明する。

【００３５】図２のステップＡ１に於いて、試験者は、
ブロック処理部８−１〜８−４内の閾値記憶手段１１−
１〜１１−４に、それぞれ試験対象としている半導体メ
モリの第１ブロック〜第４ブロックの閾値を設定すると
共に、ブロックセレクタ７の入出力関係を試験対象の半
導体メモリのブロック構成に合ったものにする。その
後、試験者は、テストパターン発生装置２によるテスト
パターンの書き込み，読み出し動作を開始させる（ステ
ップＡ２）。

【００３６】良否判定装置３は、半導体メモリから読み
出されるデータとテストパターン発生装置２からの期待
値とを比較することにより、そのデータが読み出された
半導体メモリ上のアドレスの良否を判定し、判定結果を
示す判定結果情報を出力する。そして、この判定結果情
報とフェイルメモリ４から読み出された上記アドレスの
データとの論理和が、フェイルメモリ４の上記アドレス
に格納される。

【００３７】また、フェイルメモリ４から読み出された
判定結果情報は、アンドゲートＡＮＤの反転入力端子に
入力され、良否判定装置３から出力される判定結果情報
との論理積が取られる。従って、アンドゲートＡＮＤ
は、フェイルメモリ４から出力される判定情報が“良”
（“０”）で、且つ良否判定装置３から出力される判定
情報が“否”（“１”）の場合のみ、“否”（“１”）
となる。

【００３８】アンドゲートＡＮＤの出力が“１”となる
と、各ブロック処理部８−１〜８−４内の不良計数手段
９−１〜９−４の内の、ブロックセレクタ７から計数指
示信号が印加されている１個の不良計数手段（例えば、
不良計数手段９−１とする）が、計数記憶手段１０−１
に記憶されている第１ブロックの不良アドレス数を＋１
する。

【００３９】また、各比較手段１２−１〜１２−４は、
それぞれ計数記憶手段１０−１〜１０−４に格納されて
いる第１ブロック〜第４ブロックの不良アドレス数と、
閾値記憶手段１１−１〜１１−４に格納されている第１
ブロック〜第４ブロックの閾値とを比較しており、不良
アドレス数が閾値より大きくなると、試験停止信号を出
力する（ステップＡ４）。比較手段１２−１〜１２−４
の内の、何れか１つが試験停止信号を出力すると、オア
ゲートＯＲ２を介してテストパターン発生装置２に試験
停止信号が供給される。これにより、テストパターン発
生装置２は、試験動作を停止する（ステップＡ５がｙｅ
ｓ，ステップＡ６）。つまり、半導体メモリの第１ブロ
ック〜第４ブロックの中に、１個でも、不良のメモリセ
ルを冗長のメモリセルで置換できないブロックが存在す
ることを検出した時点で、試験動作を停止させることが
できるので、試験時間の短縮を図ることが可能になる。
尚、試験が最後まで継続して実施された場合（ステップ
Ａ３がｙｅｓ）は、フェイルメモリ４の記憶内容に基づ
いて冗長セルの置き換えアドレスを算出し置き換えを行
えば、この段階で試験対象とした半導体メモリは良品と
なる。

【００４０】尚、上述した実施の形態に於いては、半導
体メモリのアドレスとフェイルメモリ４のアドレスとを
１対１に対応させるようにしたが、フェイルメモリ４の
１アドレスに半導体メモリの連続する複数アドレスを対
応させるようにしても良い。このような対応付けは、連
続する複数の行或いは列を一括して冗長メモリセルと置
き換える場合に、フェイルメモリの容量を少なくするこ
とができるので、有効である。また、半導体メモリ上の
Ｎ個のアドレスをフェイルメモリの１個のアドレスに対
応付けた場合は、閾値は、前出の式（１）で求めた閾値
の１／Ｎとなる。

【００４１】図３は本発明の第２の実施の形態の構成例
を示すブロック図であり、図１に示した第１の実施の形
態との相違点は、コンピュータ６の代わりにコンピュー
タ１３を備えている点と、記録媒体Ｋ１の代わりに記録
媒体Ｋ２を備えている点である。尚、他の図１と同一符
号は同一部分を表している。

【００４２】コンピュータ１３は、行不良計数手段１４
と、列不良計数手段１５と、判定手段１６と、行閾値記
憶手段１７と、列閾値記憶手段１８とを含んでいる。

【００４３】行不良計数手段１４は、その内部に、各行
毎の行不良アドレス数記憶部（図示せず）を備えてい
る。そして、アンドゲートＡＮＤの出力が“１”になっ
た場合、テストパターン発生装置２から供給されている
アドレス中の行アドレスによって示される行と対応する
行不良アドレス数記憶部に格納されている不良アドレス
数を＋１する。つまり、行不良計数手段１４は、フェイ
ルメモリ４上の各行毎に、不良を示す判定結果情報が記
憶されている不良アドレスの個数を計数する機能を有す
る。

【００４４】列不良計数手段１５は、その内部に、各列
毎の列不良アドレス数記憶部（図示せず）を備えてい
る。そして、アンドゲートＡＮＤの出力が“１”になっ
た場合、テストパターン発生装置２から供給されている
アドレス中の列アドレスによって示される列と対応する
列不良アドレス数記憶部に格納されている不良アドレス
数を＋１する。つまり、列不良計数手段１５は、フェイ
ルメモリ４上の各列毎に、不良を示す判定結果情報が記
憶されている不良アドレスの個数を計数する機能を有す
る。

【００４５】行閾値記憶手段１７には、試験対象とする
半導体メモリが有している冗長行の行数が行閾値として
格納されている。列閾値記憶手段１８には、試験対象と
する半導体メモリが有している冗長列の列数が列閾値と
して格納されている。

【００４６】判定手段１６は、行不良計数手段１４の計
数結果に基づいて行不良アドレス計数値が列閾値を超え
ると判定した場合その行は不良行であると判定し、不良
行の行数が、行閾値記憶手段１７に格納されている行閾
値を超えると判定した場合、および列不良計数手段１５
の計数結果に基づいて列不良アドレス計数値が行閾値を
超えると判定した場合その列は不良列であると判定し、
不良列の列数が、列閾値記憶手段１８に記憶されている
列閾値を超えると判定した場合、テストパターン発生装
置２に対して試験停止信号を出力する。

【００４７】記録媒体Ｋ２は、ディスク，半導体メモ
リ，その他の記録媒体であり、コンピュータ１３を半導
体試験装置の一部として機能させるためのプログラムが
記録されている。このプログラムは、コンピュータ１３
によって読み取られ、コンピュータ１３の動作を制御す
ることで、コンピュータ１３上に行不良計数手段１４，
列不良計数手段１５，判定手段１６を実現する。

【００４８】図４は本実施の形態の動作を説明するため
のフローチャートであり、以下各図を参照して本実施の
形態の動作を説明する。

【００４９】図４のステップＢ１に於いて、試験者は、
行閾値記憶手段１７，列閾値記憶手段１８にそれぞれ行
閾値，列閾値を格納する。その後、試験者は、テストパ
ターン発生装置２によるテストパターンの書き込み，読
み出し動作を開始させる（ステップＢ２）。これによ
り、テストパターン発生装置２，良否判定装置３に於い
て第１の実施の形態と同様の動作が行われ、半導体メモ
リ上の不良アドレスが検出されたとき、アンドゲートＡ
ＮＤの出力信号が“１”となる。

【００５０】アンドゲートＡＮＤの出力信号が“１”と
なると、行不良計数手段１４は、各行毎の行不良アドレ
ス数記憶部に内の、テストパターン発生装置２から供給
されている行アドレスによって示される行不良アドレス
数記憶部に格納されている不良アドレス数を＋１し、列
不良計数手段１５は、各列毎の列不良アドレス数記憶部
に内の、テストパターン発生装置２から供給されている
列アドレスによって示される列不良アドレス数記憶部に
格納されている不良アドレス数を＋１する（ステップＢ
４）。

【００５１】判定手段１６は、行不良計数手段１４，列
不良計数手段１５の計数結果に基づいて、不良行，列の
数を求める（ステップＢ５）。この処理は、例えば、格
納されている不良アドレス数が「０」でない、行不良ア
ドレス数記憶部，列不良アドレス数記憶部の数を計数し
て列閾値を超えるかを判定、行閾値を超えるかを判定す
ることにより行うことができる。その後、判定手段１６
は、不良の行数，列数が、行閾値，列閾値を超えている
か否かを調べる。そして、少なくとも何れか一方が閾値
を超えている場合は、テストパターン発生装置２に対し
て試験停止信号を出力する（ステップＢ６がｙｅｓ，ス
テップＢ７）。これにより、テストパターン発生装置２
は、試験動作を停止する。また、テストパターン発生装
置２は、半導体メモリの全アドレスについて試験を行っ
た場合（ステップＢ３がｙｅｓ）も、試験動作を終了す
る。

【００５２】尚、上述した実施の形態に於いては、半導
体メモリのアドレスとフェイルメモリ４のアドレスとを
１対１に対応させるようにしたが、フェイルメモリ４の
１アドレスに半導体メモリの連続する複数アドレスを対
応させるようにしても良い。また、半導体メモリ上のＭ
＊Ｎ個のアドレスをフェイルメモリの１個のアドレスに
対応付けた場合は、行閾値記憶手段１７，列閾値記憶手
段１８に格納する行閾値，列閾値は、それぞれ冗長行
数，冗長列数の１／Ｍ，１／Ｎとなる。また、本実施の
形態の変形として、列不良計数手段１５，列閾値記憶手
段１８を省略し、判定手段１６の代わりに、行不良計数
手段１４の計数結果に基づいて、不良アドレスを含む行
の行数が、行閾値を超えていると判定した場合に、試験
停止信号を出力する判定手段を用いる構成も考えられ
る。また、これとは逆に、行不良計数手段１４，行閾値
記憶手段１７を省略し、判定手段１６の代わりに、列不
良計数手段１５の計数結果に基づいて、不良アドレスを
含む列の列数が、列閾値を超えていると判定した場合
に、試験停止信号を出力する判定手段を用いる構成も考
えられる。

【００５３】図５は本発明の第３の実施の形態の構成例
を示すブロック図であり、図１に示した第１の実施の形
態との相違点は、コンピュータ６の代わりにコンピュー
タ２０を備えている点と、記録媒体Ｋ１の代わりに記録
媒体Ｋ３を備えている点である。尚、他の図１と同一符
号は同一部分を表している。本実施の形態は、第１ブロ
ック〜第４ブロックの４個のブロックに分割され、各ブ
ロック毎に、不良のある行或いは列と置き換えるための
冗長行，冗長列を有している半導体メモリを試験対象と
した場合についてのものである。

【００５４】コンピュータ２０は、半導体メモリの第１
ブロック〜第４ブロックに対応するブロック処理部２１
−１〜２１−４と、オアゲートＯＲ３とを備えている。

【００５５】ブロック処理部２１−１は、行不良計数手
段２２−１と、列不良計数手段２３−１と、判定手段２
４−１と、行閾値記憶手段２５−１と、列閾値記憶手段
２６−１とを備えている。

【００５６】行不良計数手段２２−１は、その内部に、
第１ブロック中の各行毎の行不良アドレス数記憶部（図
示せず）を備えている。そして、テストパターン発生装
置２から供給されるアドレスが第１ブロック中のアドレ
スである場合に、アンドゲートＡＮＤの出力が“１”と
なると、上記アドレス中の行アドレスと対応する行不良
アドレス数記憶部に格納されている不良アドレス数を＋
１する。つまり、行不良計数手段２２−１は、第１ブロ
ック中の行それぞれに存在する不良アドレス数を計数す
る。

【００５７】列不良計数手段２３−１は、その内部に、
第１ブロック中の各列毎の列不良アドレス数記憶部（図
示せず）を備えている。そして、テストパターン発生装
置２から供給されるアドレスが第１ブロック中のアドレ
スである場合に、アンドゲートＡＮＤの出力が“１”と
なると、上記アドレス中の列アドレスに対応する列不良
アドレス数記憶部に格納されている不良アドレス数を＋
１する。つまり、列不良計数手段２３−１は、第１ブロ
ック中の列それぞれに存在する不良アドレス数を計数す
る。

【００５８】行閾値記憶手段２５−１には、第１ブロッ
クに存在する冗長行の行数が行閾値として格納される。
列閾値記憶手段２６−１には、第１ブロックに存在する
冗長列の列数が列閾値として格納される。

【００５９】判定手段２４−１は、行不良計数手段２２
−１の計数結果に基づいて不良アドレスを含む第１ブロ
ック中の行の行数が、行閾値記憶手段２５−１に格納さ
れている行閾値を超えると判定した場合、および列不良
計数手段２３−１の計数結果に基づいて不良アドレスを
含む第１ブロック中の列の列数が、列閾値記憶手段２６
−１に記憶されている列閾値を超えると判定した場合、
テストパターン発生装置２に対して試験停止信号を出力
する。

【００６０】尚、他のブロック処理部２１−２〜２１−
４も、ブロック処理部２１−１と同様の構成を有してい
る。また、以下の説明に於いては、ブロック処理部２１
−２〜２１−４内の各手段は、それぞれ−２〜−４を付
して表す。

【００６１】記録媒体Ｋ３は、ディスク，半導体メモ
リ，その他の記録媒体であり、コンピュータ２０を半導
体試験装置の一部として機能させるためのプログラムが
記録されている。このプログラムは、コンピュータ２０
によって読み取られ、コンピュータ２０の動作を制御す
ることで、コンピュータ１３上にブロック処理部２１−
１〜２１−４を実現する。

【００６２】図６は本実施の形態の動作を説明するため
のフローチャートであり、以下各図を参照して本実施例
の動作を説明する。

【００６３】図６のステップＣ１に於いて、試験者は、
行閾値記憶手段２５−１〜２５−４に、それぞれ第１ブ
ロック〜第４ブロックの冗長行数を行閾値として格納す
ると共に、列閾値記憶手段２６−１〜２６−４に、それ
ぞれ第１ブロック〜第４ブロックの冗長列数を列閾値と
して格納する。その後、試験者は、テストパターン発生
装置２によるテストパターンの書き込み，読み出し動作
を開始させる（ステップＣ２）。これにより、テストパ
ターン発生装置２，良否判定装置３に於いて第１の実施
の形態と同様の動作が行われ、半導体メモリ上の不良ア
ドレスが検出されたとき、アンドゲートＡＮＤの出力信
号が“１”となる。

【００６４】各ブロック対応の行不良計数手段２２−１
〜２２−４，列不良計数手段２３−１〜２３−４の内
の、テストパターン発生装置２から出力されているアド
レスが指し示しているブロック対応の行不良計数手段２
２−ｊ，列不良計数手段２３−ｊ（１≦ｊ≦４）は、ア
ンドゲートＡＮＤの出力信号が“１”となると、それぞ
れ次の処理を行う。

【００６５】行不良計数手段２２−ｊは、各行毎の行不
良アドレス数記憶部の内の、テストパターン発生装置２
から供給されているアドレス中の行アドレスと対応する
行不良アドレス数記憶部に格納されている不良アドレス
数を＋１し、列不良計数手段２３−ｊは、各列毎の列不
良アドレス数記憶部の内の、テストパターン発生装置２
から供給されているアドレス中の列アドレスと対応する
列不良アドレス数記憶部に格納されている不良アドレス
数を＋１する（ステップＣ４）。

【００６６】判定手段２４−ｊは、行不良計数手段２２
−ｊ，列不良計数手段２３−ｊの計数結果に基づいて、
第ｊブロック中の不良アドレスが存在する行，列の数を
求める（ステップＣ５）。その後、判定手段２４−ｊ
は、不良アドレスが存在する行数，列数が、行閾値記憶
手段２５−ｊ，列閾値記憶手段２６−ｊに設定されてい
る行閾値，列閾値を超えているか否かを調べる。そし
て、少なくとも何れか一方が閾値を超えている場合は、
テストパターン発生装置２に対して試験停止信号を出力
する（ステップＣ６がｙｅｓ，ステップＣ７）。これに
より、テストパターン発生装置２は、テスト動作を終了
する。また、テストパターン発生装置２は、半導体メモ
リの全アドレスについて試験を行った場合（ステップＣ
３がｙｅｓ）も、試験動作を終了する。

【００６７】尚、上述した実施の形態に於いては、半導
体メモリのアドレスとフェイルメモリ４のアドレスとを
１対１に対応させるようにしたが、フェイルメモリ４の
１アドレスに半導体メモリの連続する複数アドレスを対
応させるようにしても良い。また、半導体メモリ上のＮ
個のアドレスをフェイルメモリの１個のアドレスに対応
付けた場合は、行閾値記憶手段２５−ｊ，列閾値記憶手
段２６−ｊに格納する閾値は、第ｊブロックの冗長行
数，冗長列数の１／Ｎとなる。また、本実施の形態の変
形として、列不良計数手段２３−１〜２３−４，列閾値
記憶手段２６−１〜２６−４を省略し、判定手段２４−
１〜２４−４の代わりに、行不良計数手段２２−１〜２
２−４の計数結果に基づいて、不良アドレスを含む行の
行数が、行閾値を超えていると判定した場合に、試験停
止信号を出力する判定手段を用いる構成も考えられる。
また、これとは逆に、行不良計数手段２２−１〜２２−
４，行閾値記憶手段２５−１〜２５−４を省略し、判定
手段１６の代わりに、列不良計数手段２３−１〜２３−
４の計数結果に基づいて、不良アドレスを含む列の列数
が、列閾値を超えていると判定した場合に、試験停止信
号を出力する判定手段を用いる構成も考えられる。

【００６８】

【発明の効果】以上説明したように、本発明は、半導体
メモリが複数のブロックから構成され、且つ各ブロック
毎に冗長セルが割り当てられている場合、１つのブロッ
クについて置換不能を判定した時点で試験終了とするこ
とができるので、試験時間を短縮することが可能になる
効果がある。

【００６９】また、本発明は、不良アドレスを含む行の
行数，不良アドレスを含む列の列数に基づいて、置換可
能か否かを判定しているので、置換不能な半導体メモリ
を誤って置換可能と判定してしまうことがなくなる効果
がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成例を示すブロ
ック図である。

【図２】第１の実施の形態の動作を説明するためのフロ
ーチャートである。

【図３】本発明の第２の実施の形態の構成例を示すブロ
ック図である。

【図４】第２の実施の形態の動作を説明するためのフロ
ーチャートである。

【図５】本発明の第３の実施の形態の構成例を示すブロ
ック図である。

【図６】第３の実施の形態の動作を説明するためのフロ
ーチャートである。

【図７】従来の技術を説明するためのブロック図であ
る。

【符号の説明】

１…ＤＵＴ(Device Under Test) ２…テストパターン発生装置 ３…良否判定装置 ４…フェイルメモリ ５…計数装置 ６…コンピュータ ７…ブロックセレクタ ８−１〜８−４…ブロック処理部 ９−１…不良計数手段 １０−１…計数記憶手段 １１−１…閾値記憶手段 １２−１…比較手段 １３…コンピュータ １４…行不良計数手段 １５…列不良計数手段 １６…判定手段 １７…行閾値記憶手段 １８…列閾値記憶手段 ２０…コンピュータ ２１−１〜２１−４…ブロック処理部 ２２−１…行不良計数手段 ２３−１…列不良計数手段 ２４−１…判定手段 ２５−１…行閾値記憶手段 ２６−１…列閾値記憶手段 Ｋ１〜Ｋ３…記録媒体 ＡＮＤ…アンドゲート ＯＲ１〜ＯＲ３…オアゲート

Claims (25)

【特許請求の範囲】
1. 【請求項１】 試験対象とする半導体メモリの各アドレ
   スに対して順次テストパターンの書き込み，読み出しを
   行うテストパターン発生装置と、 前記半導体メモリから読み出されたデータと期待値とに
   基づいて、該データが読み出された前記半導体メモリの
   アドレスの良否を判定する良否判定装置と、 前記半導体メモリの各アドレスに１対１で対応するアド
   レスを有し、前記良否判定装置が良否の判定を行った前
   記半導体メモリのアドレスと対応するアドレスに前記良
   否判定装置の判定結果を記憶するフェイルメモリと、 該フェイルメモリの判定結果の記憶処理と並行して、前
   記フェイルメモリを複数のブロックに分割して各ブロッ
   ク毎に、不良を示す判定結果が記憶されている不良アド
   レスの個数を計数する不良計数手段と、 該不良計数手段が計数した前記各ブロック毎の不良アド
   レスの個数の中に、予めそのブロックに対して決められ
   ている閾値を超えるものが存在する場合、前記テストパ
   ターン発生装置の試験動作を停止させる比較手段とを備
   えたことを特徴とする半導体試験装置。
2. 【請求項２】 試験対象とする半導体メモリの各アドレ
   スに対して順次テストパターンの書き込み，読み出しを
   行うテストパターン発生装置と、 前記半導体メモリから読み出されたデータと期待値とに
   基づいて、該データが読み出された前記半導体メモリの
   アドレスの良否を判定する良否判定装置と、 前記半導体メモリの各アドレスに１対１で対応するアド
   レスを有し、前記良否判定装置が良否の判定を行った前
   記半導体メモリのアドレスと対応するアドレスに前記良
   否判定装置の判定結果を記憶するフェイルメモリと、 該フェイルメモリの判定結果の記憶処理と並行して、前
   記フェイルメモリ上の各行毎に、不良を示す判定結果が
   記憶されている不良アドレスの個数を計数する行不良計
   数手段と、 該行不良計数手段の計数結果に基づいて不良行の行数が
   予め決められている行閾値を超えると判定した場合、前
   記テストパターン発生装置の試験動作を停止させる判定
   手段とを備えたことを特徴とする半導体試験装置。
3. 【請求項３】 前記不良行は、前記行不良計数手段の計
   数結果が予め決められている列閾値を超える行であるこ
   とを特徴とする請求項２記載の半導体試験装置。
4. 【請求項４】 前記行不良計数手段の代わりに、前記フ
   ェイルメモリの判定結果の記憶処理と並行して、前記フ
   ェイルメモリ上の各列毎に、不良を示す判定結果が記憶
   されている不良アドレスの個数を計数する列不良計数手
   段を備え、 前記判定手段の代わりに、前記列不良計数手段の計数結
   果に基づいて不良列の列数が予め決められている列閾値
   を超えると判定した場合、前記テストパターン発生装置
   の試験動作を停止させる判定手段を備えたことを特徴と
   する請求項２記載の半導体試験装置。
5. 【請求項５】 前記不良列は、前記列不良計数手段の計
   数結果が予め決められている行閾値を超える列であるこ
   とを特徴とする請求項４記載の半導体試験装置。
6. 【請求項６】 前記フェイルメモリの判定結果の記憶処
   理と並行して、前記フェイルメモリ上の各列毎に、不良
   を示す判定結果が記憶されている不良アドレスの個数を
   計数する列不良計数手段を備え、且つ前記判定手段の代
   わりに、前記行不良計数手段の計数結果に基づいて不良
   行の行数が予め決められている行閾値を超えると判定し
   た場合、および前記列不良計数手段の計数結果に基づい
   て不良列の列数が予め決められている列閾値を超えると
   判定した場合、前記テストパターン発生装置の試験動作
   を停止させる判定手段を備えたことを特徴とする請求項
   ２記載の半導体試験装置。
7. 【請求項７】 試験対象とする半導体メモリの各アドレ
   スに対して順次テストパターンの書き込み，読み出しを
   行うテストパターン発生装置と、 前記半導体メモリから読み出されたデータと期待値とに
   基づいて、該データが読み出された前記半導体メモリの
   アドレスの良否を判定する良否判定装置と、 前記半導体メモリの各アドレスに１対１で対応するアド
   レスを有し、前記良否判定装置が良否の判定を行った前
   記半導体メモリのアドレスと対応するアドレスに前記良
   否判定装置の判定結果を記憶するフェイルメモリと、 該フェイルメモリの判定結果の記憶処理と並行して、前
   記フェイルメモリを前記半導体メモリのブロックに応じ
   て複数のブロックに分割した際の各ブロック毎に、その
   ブロック中の行それぞれの不良アドレスの個数を計数す
   る行不良計数手段と、 該行不良計数手段の計数結果に基づいて不良行の行数が
   予め決められている行閾値を超えるブロックが存在する
   と判定した場合、前記テストパターン発生装置の試験動
   作を停止させる判定手段とを備えたことを特徴とする半
   導体試験装置。
8. 【請求項８】 前記行不良計数手段の代わりに、前記フ
   ェイルメモリの判定結果の記憶処理と並行して、前記フ
   ェイルメモリを前記半導体メモリのブロックに応じて複
   数のブロックに分割した際の各ブロック毎に、そのブロ
   ック中の列それぞれの不良アドレスの個数を計数する列
   不良計数手段を備え、 前記判定手段の代わりに、前記列不良計数手段の計数結
   果に基づいて不良列の列数が予め決められている列閾値
   を超えるブロックが存在すると判定した場合、前記テス
   トパターン発生装置の試験動作を停止させる判定手段を
   備えたことを特徴とする請求項７記載の半導体試験装
   置。
9. 【請求項９】 前記フェイルメモリの判定結果の記憶処
   理と並行して、前記フェイルメモリを前記半導体メモリ
   のブロックに応じて複数のブロックに分割した際の各ブ
   ロック毎に、そのブロック中の列それぞれの不良アドレ
   スの個数を計数する列不良計数手段を備え、且つ、 前記判定手段の代わりに、前記行不良計数手段の計数結
   果に基づいて不良行の行数が予め決められている行閾値
   を超えるブロックが存在すると判定した場合、および前
   記列不良計数手段の計数結果に基づいて不良列の列数が
   予め決められている列閾値を超えるブロックが存在する
   と判定した場合、前記テストパターン発生装置の試験動
   作を停止させる判定手段を備えたことを特徴とする請求
   項７記載の半導体試験装置。
10. 【請求項１０】 前記フェイルメモリの代わりに、１ア
    ドレスが前記半導体メモリの複数アドレスに対応し、前
    記良否判定装置が良否の判定を行った前記半導体メモリ
    のアドレスと対応するアドレスに前記良否判定装置の判
    定結果を記憶するフェイルメモリを備えたことを特徴と
    する請求項１，２，３，４，５，６，７，８または９記
    載の半導体試験装置。
11. 【請求項１１】 試験対象とする半導体メモリの各アド
    レスに対して順次テストパターンの書き込み，読み出し
    を行うテストパターン発生処理と、 前記半導体メモリから読み出されたデータと期待値とに
    基づいて、該データが読み出された前記半導体メモリの
    アドレスの良否を判定する良否判定処理と、 前記半導体メモリの各アドレスに１対１で対応するアド
    レスを有するフェイルメモリの、前記良否判定処理で良
    否の判定を行った前記半導体メモリのアドレスと対応す
    るアドレスに前記良否判定処理の判定結果を格納する判
    定結果格納処理と、 該判定結果格納処理と並行して、前記フェイルメモリを
    前記半導体メモリのブロックに応じて複数のブロックに
    分割した際の各ブロック毎に、不良を示す判定結果が記
    憶されている不良アドレスの個数を計数する不良計数処
    理と、 該不良計数処理で計数した前記各ブロック毎の不良アド
    レスの個数の中に、予めそのブロックに対して決められ
    ている閾値を超えるものが存在する場合、前記テストパ
    ターン発生処理を停止させる比較処理とを行うことを特
    徴とする半導体試験方法。
12. 【請求項１２】 試験対象とする半導体メモリの各アド
    レスに対して順次テストパターンの書き込み，読み出し
    を行うテストパターン発生処理と、 前記半導体メモリから読み出されたデータと期待値とに
    基づいて、該データが読み出された前記半導体メモリの
    アドレスの良否を判定する良否判定処理と、 前記半導体メモリの各アドレスに１対１で対応するアド
    レスを有するフェイルメモリの、前記良否判定処理で良
    否の判定を行った前記半導体メモリのアドレスと対応す
    るアドレスに前記良否判定処理の判定結果を格納する判
    定結果格納処理と、 該判定結果格納処理と並行して、前記フェイルメモリ上
    の各行毎に、不良を示す判定結果が記憶されている不良
    アドレスの個数を計数する行不良計数処理と、 前記行不良計数処理の計数結果に基づいて不良アドレス
    を含む行の行数が予め決められている行閾値を超えると
    判定した場合、前記テストパターン発生処理を停止させ
    る判定処理とを行うことを特徴とする半導体試験方法。
13. 【請求項１３】 前記行不良計数処理の代わりに、前記
    判定結果格納処理と並行して、前記フェイルメモリ上の
    各列毎に、不良を示す判定結果が記憶されている不良ア
    ドレスの個数を計数する列不良計数処理を行い、 前記判定処理の代わりに、前記列不良計数処理の計数結
    果に基づいて不良アドレスを含む列の列数が予め決めら
    れている列閾値を超えると判定した場合、前記テストパ
    ターン発生処理を停止させる判定処理を行うことを特徴
    とする請求項１２記載の半導体試験方法。
14. 【請求項１４】 前記判定結果格納処理と並行して、前
    記フェイルメモリ上の各列毎に、不良を示す判定結果が
    記憶されている不良アドレスの個数を計数する列不良計
    数処理を行い、且つ、 前記判定処理の代わりに、前記行不良計数処理の計数結
    果に基づいて不良アドレスを含む行の行数が予め決めら
    れている行閾値を超えると判定した場合、および前記列
    不良計数処理の計数結果に基づいて不良アドレスを含む
    列の列数が予め決められている列閾値を超えると判定し
    た場合、前記テストパターン発生処理を停止させる判定
    処理を行うことを特徴とする請求項１２記載の半導体試
    験方法。
15. 【請求項１５】 試験対象とする半導体メモリの各アド
    レスに対して順次テストパターンの書き込み，読み出し
    を行うテストパターン発生処理と、 前記半導体メモリから読み出されたデータと期待値とに
    基づいて、該データが読み出された前記半導体メモリの
    アドレスの良否を判定する良否判定処理と、 前記半導体メモリの各アドレスに１対１で対応するアド
    レスを有するフェイルメモリの、前記良否判定処理で良
    否の判定を行った前記半導体メモリのアドレスと対応す
    るアドレスに前記良否判定処理の判定結果を格納する判
    定結果格納処理と、 該判定結果格納処理と並行して、前記フェイルメモリを
    前記半導体メモリのブロックに応じて複数のブロックに
    分割した際の各ブロック毎に、そのブロック中の行それ
    ぞれの不良アドレスの個数を計数する行不良計数処理
    と、 該行不良計数処理の計数結果に基づいて不良アドレスを
    含む行の行数が予め決められている行閾値を超えるブロ
    ックが存在すると判定した場合、前記テストパターン発
    生処理を停止させる判定処理とを行うことを特徴とする
    半導体試験方法。
16. 【請求項１６】 前記行不良計数処理の代わりに、前記
    判定結果格納処理と並行して、前記フェイルメモリを前
    記半導体メモリのブロックに応じて複数のブロックに分
    割した際の各ブロック毎に、そのブロック中の列それぞ
    れの不良アドレスの個数を計数する列不良計数処理を行
    い、 前記判定処理の代わりに、前記列不良計数処理の計数結
    果に基づいて不良アドレスを含む列の列数が予め決めら
    れている列閾値を超えるブロックが存在すると判定した
    場合、前記テストパターン発生処理を停止させる判定処
    理を行うことを特徴とする請求項１５記載の半導体試験
    方法。
17. 【請求項１７】 前記判定結果格納処理と並行して、前
    記フェイルメモリを前記半導体メモリのブロックに応じ
    て複数のブロックに分割した際の各ブロック毎に、その
    ブロック中の列それぞれの不良アドレスの個数を計数す
    る列不良計数処理を行い、且つ、 前記判定処理の代わりに、前記行不良計数処理の計数結
    果に基づいて不良アドレスを含む行の行数が予め決めら
    れている行閾値を超えるブロックが存在すると判定した
    場合、および前記列不良計数手段の計数結果に基づいて
    不良アドレスを含む列の列数が予め決められている列閾
    値を超えるブロックが存在すると判定した場合、前記テ
    ストパターン発生処理を停止させる判定処理を行うこと
    を特徴とする請求項１５記載の半導体試験方法。
18. 【請求項１８】 前記フェイルメモリ上の１アドレスを
    前記半導体メモリの複数アドレスに対応付けたことを特
    徴とする請求項１１，１２，１３，１４，１５，１６ま
    たは１７記載の半導体試験方法。
19. 【請求項１９】 試験対象とする半導体メモリの各アド
    レスに対して順次テストパターンの書き込み，読み出し
    を行うテストパターン発生装置と、前記半導体メモリか
    ら読み出されたデータと期待値とに基づいて、該データ
    が読み出された前記半導体メモリのアドレスの良否を判
    定する良否判定装置と、前記半導体メモリの各アドレス
    に１対１対応するアドレスを有し、前記良否判定装置が
    良否の判定を行った前記半導体メモリのアドレスと対応
    するアドレスに前記良否判定装置の判定結果を記憶する
    フェイルメモリと、を備えたコンピュータを、 前記フェイルメモリの判定結果の記憶処理と並行して、
    前記フェイルメモリを前記半導体メモリのブロックに応
    じて複数のブロックに分割した際の各ブロック毎に、不
    良アドレスの個数を計数する不良計数手段、 該不良計数手段が計数した前記各ブロック毎の不良アド
    レスの個数の中に、予めそのブロックに対して決められ
    ている閾値を超えるものが存在する場合、前記テストパ
    ターン発生装置を停止させる比較手段として機能させる
    ためのプログラムを記録した機械読み取り可能な記録媒
    体。
20. 【請求項２０】 試験対象とする半導体メモリの各アド
    レスに対して順次テストパターンの書き込み，読み出し
    を行うテストパターン発生装置と、前記半導体メモリか
    ら読み出されたデータと期待値とに基づいて、該データ
    が読み出された前記半導体メモリのアドレスの良否を判
    定する良否判定装置と、前記半導体メモリのアドレスに
    １対１で対応するアドレスを有し、前記良否判定装置が
    良否の判定を行った前記半導体メモリのアドレスと対応
    するアドレスに前記良否判定装置の判定結果を記憶する
    フェイルメモリと、を備えたコンピュータを、 前記フェイルメモリの判定結果の記憶処理と並行して、
    前記フェイルメモリ上の各行毎に、不良アドレスの個数
    を計数する行不良計数手段、 前記行不良計数手段の計数結果に基づいて不良アドレス
    を含む行の行数が予め決められている行閾値を超えると
    判定した場合、前記テストパターン発生装置の試験動作
    を停止させる判定手段として機能させるためのプログラ
    ムを記録した機械読み取り可能な記録媒体。
21. 【請求項２１】 前記コンピュータを、 前記行不良計数手段の代わりに、前記フェイルメモリの
    判定結果の記憶処理と並行して、前記フェイルメモリ上
    の各列毎に、不良を示す判定結果が記憶されている不良
    アドレスの個数を計数する列不良計数手段として機能さ
    せ、 前記判定手段の代わりに、前記列不良計数手段の計数結
    果に基づいて不良アドレスを含む列の列数が予め決めら
    れている列閾値を超えると判定した場合、前記テストパ
    ターン発生装置の試験動作を停止させる判定手段として
    機能させるためのプログラムを記録したことを特徴とす
    る請求項２０記載のプログラムを記録した機械読み取り
    可能な記録媒体。
22. 【請求項２２】 前記コンピュータを、 前記フェイルメモリの判定結果の記憶処理と並行して、
    前記フェイルメモリ上の各列毎に、不良を示す判定結果
    が記憶されている不良アドレスの個数を計数する列不良
    計数手段として機能させると共に、 前記判定手段の代わりに、前記行不良計数手段の計数結
    果に基づいて不良アドレスを含む行の行数が予め決めら
    れている行閾値を超えると判定した場合、および前記列
    不良計数手段の計数結果に基づいて不良アドレスを含む
    列の列数が予め決められている列閾値を超えると判定し
    た場合、前記テストパターン発生装置の試験動作を停止
    させる判定手段して機能させるためのプログラムを記録
    したことを特徴とする請求項２０記載のプログラムを記
    録した機械読み取り可能な記録媒体。
23. 【請求項２３】 試験対象とする半導体メモリの各アド
    レスに対して順次テストパターンの書き込み，読み出し
    を行うテストパターン発生装置と、前記半導体メモリか
    ら読み出されたデータと期待値とに基づいて、該データ
    が読み出された前記半導体メモリのアドレスの良否を判
    定する良否判定装置と、前記半導体メモリの各アドレス
    に１対１で対応するアドレスを有し、前記良否判定装置
    が良否の判定を行った前記半導体メモリのアドレスと対
    応するアドレスに前記良否判定装置の判定結果を記憶す
    るフェイルメモリと、を備えたコンピュータを、 前記フェイルメモリの判定結果の記憶処理と並行して、
    前記フェイルメモリを前記半導体メモリのブロックに応
    じて複数のブロックに分割した際の各ブロック毎に、そ
    のブロック中の行それぞれの不良アドレスの個数を計数
    する行不良計数手段、 該行不良計数手段の計数結果に基づいて不良アドレスを
    含む行の行数が予め決められている行閾値を超えるブロ
    ックが存在すると判定した場合、前記テストパターン発
    生装置の試験動作を停止させる判定手段として機能させ
    るためのプログラムを記録した機械読み取り可能な記録
    媒体。
24. 【請求項２４】 前記コンピュータを、 前記行不良計数手段の代わりに、前記フェイルメモリの
    判定結果の記憶処理と並行して、前記フェイルメモリを
    前記半導体メモリのブロックに応じて複数のブロックに
    分割した際の各ブロック毎に、そのブロック中の列それ
    ぞれの不良アドレスの個数を計数する列不良計数手段と
    して機能させ、 前記判定手段の代わりに、前記列不良計数手段の計数結
    果に基づいて不良アドレスを含む列の列数が予め決めら
    れている列閾値を超えるブロックが存在すると判定した
    場合、前記テストパターン発生装置の試験動作を停止さ
    せる判定手段として機能させるためのプログラムを記録
    したことを特徴とする請求項２３記載のプログラムを記
    録した機械読み取り可能な記録媒体。
25. 【請求項２５】 前記コンピュータを、 前記フェイルメモリの判定結果の記憶処理と並行して、
    前記フェイルメモリを前記半導体メモリのブロックに応
    じて複数のブロックに分割した際の各ブロック毎に、そ
    のブロック中の列それぞれの不良アドレスの個数を計数
    する列不良計数手段として機能させると共に、 前記判定手段の代わりに、前記行不良計数手段の計数結
    果に基づいて不良アドレスを含む行の行数が予め決めら
    れている行閾値を超えるブロックが存在すると判定した
    場合、および前記列不良計数手段の計数結果に基づいて
    不良アドレスを含む列の列数が予め決められている列閾
    値を超えるブロックが存在すると判定した場合、前記テ
    ストパターン発生装置の試験動作を停止させる判定手段
    として機能させるためのプログラムを記録したことを特
    徴とする請求項２３記載のプログラムを記録した機械読
    み取り可能な記録媒体。