JPH09318707A - 半導体メモリ試験方法および装置 - Google Patents
半導体メモリ試験方法および装置Info
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- JPH09318707A JPH09318707A JP8135207A JP13520796A JPH09318707A JP H09318707 A JPH09318707 A JP H09318707A JP 8135207 A JP8135207 A JP 8135207A JP 13520796 A JP13520796 A JP 13520796A JP H09318707 A JPH09318707 A JP H09318707A
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- G01R31/3181—Functional testing
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- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 圧縮メモリを利用した半導体メモリの試験に
おいて、不良解析メモリからのフェイルデータの読出し
を高速化する。 【解決手段】 不良解析メモリ１の各ブロックにはアン
ドゲート８、１１と、最小アドレスジスタ９と、最大ア
ドレスレジスタ１０と、大小比較器１０、１３が設けら
れており、各ブロック内に存在するフェイルデータのア
ドレスのうち最小アドレスと最大アドレスが求められ、
それぞれ最小アドレスレジスタ９、最大アドレスレジス
タ１１に保持される。不良解析メモリ１からのフェイル
データの読み出し時、各ブロックの最小アドレスと最大
アドレスの間の領域だけデータの読み出しが行われる。
おいて、不良解析メモリからのフェイルデータの読出し
を高速化する。 【解決手段】 不良解析メモリ１の各ブロックにはアン
ドゲート８、１１と、最小アドレスジスタ９と、最大ア
ドレスレジスタ１０と、大小比較器１０、１３が設けら
れており、各ブロック内に存在するフェイルデータのア
ドレスのうち最小アドレスと最大アドレスが求められ、
それぞれ最小アドレスレジスタ９、最大アドレスレジス
タ１１に保持される。不良解析メモリ１からのフェイル
データの読み出し時、各ブロックの最小アドレスと最大
アドレスの間の領域だけデータの読み出しが行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリを試
験する半導体メモリ試験装置に関する。
験する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】図７は従来の半導体メモリ試験装置の構
成図である。この半導体メモリ試験装置はタイミング発
生器５１とパターン発生器５２と不良解析メモリ５３と
波形整形器５４と論理比較器５５により構成され、被試
験メモリ５６の試験を行う。
成図である。この半導体メモリ試験装置はタイミング発
生器５１とパターン発生器５２と不良解析メモリ５３と
波形整形器５４と論理比較器５５により構成され、被試
験メモリ５６の試験を行う。
【０００３】タイミング発生器５１で発生する基準クロ
ックに従ってパターン発生器５２は被試験メモリ５６に
与えるアドレス信号、試験データ、制御信号を出力す
る。これらの信号は波形整形器５４に与えられ、ここで
試験に必要な波形に整形されて被試験メモリ５６に印加
される。被試験メモリ５６は、制御信号によって試験デ
ータの書き込み／読み出しの制御が行われている。被試
験メモリ５６から読み出された試験データは論理比較器
５５に与えられ、ここでパターン発生器５２から出力さ
れた期待値データと比較され、その一致／不一致により
被試験メモリ５６の良否判定が行われ、不一致のとき
は、不良解析メモリ５３に“１”のフェイルデータが格
納される。
ックに従ってパターン発生器５２は被試験メモリ５６に
与えるアドレス信号、試験データ、制御信号を出力す
る。これらの信号は波形整形器５４に与えられ、ここで
試験に必要な波形に整形されて被試験メモリ５６に印加
される。被試験メモリ５６は、制御信号によって試験デ
ータの書き込み／読み出しの制御が行われている。被試
験メモリ５６から読み出された試験データは論理比較器
５５に与えられ、ここでパターン発生器５２から出力さ
れた期待値データと比較され、その一致／不一致により
被試験メモリ５６の良否判定が行われ、不一致のとき
は、不良解析メモリ５３に“１”のフェイルデータが格
納される。
【０００４】図８は不良解析メモリ５３の構成図であ
る。不良解析メモリ５３はアドレス選択部６１とメモリ
コントロール部６２とメモリ部６３で構成されている、
アドレス選択部６１はパターン発生器５２からのアドレ
ス信号を上位アドレスと下位アドレスに分け、上位アド
レスはメモリコントロール部６２に出力し、下位アドレ
スはメモリ部６３に出力する、ここで、メモリ部６３は
上位アドレスの個数分存在する。メモリコントロール部
６２は論理比較器５５からファイルデータが出力される
と、上位アドレスで示されるメモリ部６３に書き込み信
号を出力し、メモリ部６３に被試験メモリ５６のフェイ
ルデータを格納する。試験終了後、不良解析メモリ５３
の内容を調べることにより、被試験メモリ５６の不良ア
ドレスの解析を行う。
る。不良解析メモリ５３はアドレス選択部６１とメモリ
コントロール部６２とメモリ部６３で構成されている、
アドレス選択部６１はパターン発生器５２からのアドレ
ス信号を上位アドレスと下位アドレスに分け、上位アド
レスはメモリコントロール部６２に出力し、下位アドレ
スはメモリ部６３に出力する、ここで、メモリ部６３は
上位アドレスの個数分存在する。メモリコントロール部
６２は論理比較器５５からファイルデータが出力される
と、上位アドレスで示されるメモリ部６３に書き込み信
号を出力し、メモリ部６３に被試験メモリ５６のフェイ
ルデータを格納する。試験終了後、不良解析メモリ５３
の内容を調べることにより、被試験メモリ５６の不良ア
ドレスの解析を行う。
【０００５】
【発明が解決しようとする課題】従来の不良解析メモリ
のフェイルデータ高速読み出し方法の１つに圧縮メモリ
を利用した方法がある。圧縮メモリとはあるアドレス領
域を圧縮したフェイルデータを蓄えておくメモリで、圧
縮したアドレス領域（ブロック）に１つでも不良セルが
存在すると圧縮メモリに“１”を格納する。
のフェイルデータ高速読み出し方法の１つに圧縮メモリ
を利用した方法がある。圧縮メモリとはあるアドレス領
域を圧縮したフェイルデータを蓄えておくメモリで、圧
縮したアドレス領域（ブロック）に１つでも不良セルが
存在すると圧縮メモリに“１”を格納する。
【０００６】図９は不良解析メモリと圧縮メモリの一例
を示す図である。不良解析メモリは１つのブロックが４
×４のセルからなる４×４のブロックに分割され、圧縮
メモリは不良解析メモリの各ブロックのＸ方向、Ｙ方向
のアドレスに対応して１６個の領域からなっている。そ
して不良解析メモリの各領域には不良解析メモリの対応
するブロック内に１つでも不良セルが存在すれば、
“１”のデータが格納される。
を示す図である。不良解析メモリは１つのブロックが４
×４のセルからなる４×４のブロックに分割され、圧縮
メモリは不良解析メモリの各ブロックのＸ方向、Ｙ方向
のアドレスに対応して１６個の領域からなっている。そ
して不良解析メモリの各領域には不良解析メモリの対応
するブロック内に１つでも不良セルが存在すれば、
“１”のデータが格納される。
【０００７】図９の場合、不良解析メモリの（０，
０），（１，１），（２，１）（２，２）のブロックに
不良セルが存在するため、圧縮メモリの対応する領域に
“１”のデータが書き込まれている。そして圧縮メモリ
を読み出して“１”が格納されている領域に対応する、
不良解析メモリのブロックのみデータを読み出すことに
より、読み出しの回数を減らし、読み出しの高速化が図
られている。
０），（１，１），（２，１）（２，２）のブロックに
不良セルが存在するため、圧縮メモリの対応する領域に
“１”のデータが書き込まれている。そして圧縮メモリ
を読み出して“１”が格納されている領域に対応する、
不良解析メモリのブロックのみデータを読み出すことに
より、読み出しの回数を減らし、読み出しの高速化が図
られている。
【０００８】しかしながら、不良解析メモリの圧縮メモ
リブロックに不良セルが１つでもあると、そのブロック
内全てのフェイル情報を不良解析メモリから読み出すた
め、図１０のように、全ての圧縮メモリブロックに不良
セルが存在すると、不良解析メモリの全ブロックの読み
出しを行うことになり、読み出し回数が増え、読み出し
速度が遅くなる、また、被試験メモリであるＤＲＡＭ等
が大容量化することによってブロック単位の容量が大き
くなり、圧縮メモリで不良ブロックが数ブロックだとし
ても読み出し時間がかかる。また、１ブロック単位の容
量を小さくすると圧縮メモリの容量が大きくなるため、
圧縮メモリの読み出しに時間がかかってしまい、全体的
な読み出し時間は大きくなる。
リブロックに不良セルが１つでもあると、そのブロック
内全てのフェイル情報を不良解析メモリから読み出すた
め、図１０のように、全ての圧縮メモリブロックに不良
セルが存在すると、不良解析メモリの全ブロックの読み
出しを行うことになり、読み出し回数が増え、読み出し
速度が遅くなる、また、被試験メモリであるＤＲＡＭ等
が大容量化することによってブロック単位の容量が大き
くなり、圧縮メモリで不良ブロックが数ブロックだとし
ても読み出し時間がかかる。また、１ブロック単位の容
量を小さくすると圧縮メモリの容量が大きくなるため、
圧縮メモリの読み出しに時間がかかってしまい、全体的
な読み出し時間は大きくなる。
【０００９】本発明の目的は、不良解析メモリからのフ
ェイルデータの読み出しの高速化を図った半導体メモリ
試験方法および装置を提供することにある。
ェイルデータの読み出しの高速化を図った半導体メモリ
試験方法および装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ試
験方法は、不良解析メモリの各ブロック内で不良セルが
存在するアドレスの最小アドレスと最大アドレスを求
め、不良解析メモリからのフェイルデータの読出し時、
各ブロックの最小アドレスと最大アドレスの間の領域だ
けデータの読み出しを行うことを特徴とする。
験方法は、不良解析メモリの各ブロック内で不良セルが
存在するアドレスの最小アドレスと最大アドレスを求
め、不良解析メモリからのフェイルデータの読出し時、
各ブロックの最小アドレスと最大アドレスの間の領域だ
けデータの読み出しを行うことを特徴とする。
【００１１】また、本発明の半導体メモリ試験装置は、
不良解析メモリの各ブロック内に存在する不良セルのア
ドレスのうちでそれぞれ最小のアドレス、最大のアドレ
スが格納される最小アドレスレジスタ、最大アドレスレ
ジスタと、不良解析メモリの各ブロックの読み出しアド
レスを最小アドレスレジスタ、最大アドレスレジスタに
それぞれ格納されている最小のアドレス、最大のアドレ
スとそれぞれ比較する第１、第２の大小比較手段と、前
記読み出しアドレスが最小のアドレスより小さく、かつ
不良解析メモリの、前記読み出しアドレスのファイルデ
ータが不良セルを示しているとき、前記読み出しアドレ
スを最小アドレスレジスタに格納する手段と、前記読み
出しアドレスが最大のアドレスより大きく、かつ不良解
析メモリの、前記読み出しアドレスのフェイルデータが
不良セルを示しているとき、前記読み出しアドレスを最
大アドレスレジスタに格納する手段と、不良解析メモリ
からフェイルデータを読み出すとき、各ブロックの前記
最小アドレスレジスタに格納されている最小アドレスと
最大アドレスレジスタに格納されている最大アドレスの
範囲のデータのみ読み出す手段を有する。
不良解析メモリの各ブロック内に存在する不良セルのア
ドレスのうちでそれぞれ最小のアドレス、最大のアドレ
スが格納される最小アドレスレジスタ、最大アドレスレ
ジスタと、不良解析メモリの各ブロックの読み出しアド
レスを最小アドレスレジスタ、最大アドレスレジスタに
それぞれ格納されている最小のアドレス、最大のアドレ
スとそれぞれ比較する第１、第２の大小比較手段と、前
記読み出しアドレスが最小のアドレスより小さく、かつ
不良解析メモリの、前記読み出しアドレスのファイルデ
ータが不良セルを示しているとき、前記読み出しアドレ
スを最小アドレスレジスタに格納する手段と、前記読み
出しアドレスが最大のアドレスより大きく、かつ不良解
析メモリの、前記読み出しアドレスのフェイルデータが
不良セルを示しているとき、前記読み出しアドレスを最
大アドレスレジスタに格納する手段と、不良解析メモリ
からフェイルデータを読み出すとき、各ブロックの前記
最小アドレスレジスタに格納されている最小アドレスと
最大アドレスレジスタに格納されている最大アドレスの
範囲のデータのみ読み出す手段を有する。
【００１２】本発明は、圧縮メモリを使用した半導体メ
モリ試験方法において、圧縮されたブロック内に存在す
る不良セルのアドレスのうちで最小のアドレスと最大の
アドレスをデバイス試験中に見つけて、各ブロック内で
最小と最大のアドレスの間だけデータの読み出しを行う
ことによって、不良ブロックの読み出し回数を減らし、
読み出しの高速化を計るものである。
モリ試験方法において、圧縮されたブロック内に存在す
る不良セルのアドレスのうちで最小のアドレスと最大の
アドレスをデバイス試験中に見つけて、各ブロック内で
最小と最大のアドレスの間だけデータの読み出しを行う
ことによって、不良ブロックの読み出し回数を減らし、
読み出しの高速化を計るものである。
【００１３】従来の方法では、図６に示すような不良セ
ルがあった場合、ブロック内全てのアドレスのフェイル
データを不良解析メモリから読み出すため１６回の読み
出しを行わなければならない。これはフェイルデータが
アドレス圧縮されているためブロック内のどこに不良セ
ルが何個あるか分からないためであり、このブロック内
の不良セルの正確な情報を得るために不良解析メモリか
らこのブロックで圧縮されたアドレスのフェイルデータ
を全て読み出す。これを解決するためにはブロック内の
どこに不良セルがあるかを見つけるようにする。そして
ブロック内の全アドレスのフェイルデータを読み出すの
ではなく、不良セルがあるアドレスのみを読み出し対象
として読み出し回数を減らす。不良ブロック内の不良セ
ル全てのアドレス値は格納できないため（不良解析メモ
リと同じくらいハードウェア量が大きくなる）ブロック
内の不良セルの最小アドレス、最大アドレスを見つけて
この間のアドレスのフェイルデータを読み出し対象とす
る。図６の例ではアドレスＹ−＃Ｅ，Ｘ−＃０（以下＃
ＥＯとする）と＃Ｅ３に不良セルがあるため、＃Ｅ０を
最小アドレス、＃Ｅ３を最大アドレスにしてその間の領
域を読み出すとすると、従来の方法では１６回の読み出
しが必要だったのが、本発明では４回の読み出しで十分
であり、これで読出しの高速化が行われたことになる。
ルがあった場合、ブロック内全てのアドレスのフェイル
データを不良解析メモリから読み出すため１６回の読み
出しを行わなければならない。これはフェイルデータが
アドレス圧縮されているためブロック内のどこに不良セ
ルが何個あるか分からないためであり、このブロック内
の不良セルの正確な情報を得るために不良解析メモリか
らこのブロックで圧縮されたアドレスのフェイルデータ
を全て読み出す。これを解決するためにはブロック内の
どこに不良セルがあるかを見つけるようにする。そして
ブロック内の全アドレスのフェイルデータを読み出すの
ではなく、不良セルがあるアドレスのみを読み出し対象
として読み出し回数を減らす。不良ブロック内の不良セ
ル全てのアドレス値は格納できないため（不良解析メモ
リと同じくらいハードウェア量が大きくなる）ブロック
内の不良セルの最小アドレス、最大アドレスを見つけて
この間のアドレスのフェイルデータを読み出し対象とす
る。図６の例ではアドレスＹ−＃Ｅ，Ｘ−＃０（以下＃
ＥＯとする）と＃Ｅ３に不良セルがあるため、＃Ｅ０を
最小アドレス、＃Ｅ３を最大アドレスにしてその間の領
域を読み出すとすると、従来の方法では１６回の読み出
しが必要だったのが、本発明では４回の読み出しで十分
であり、これで読出しの高速化が行われたことになる。
【００１４】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１５】図１は本発明の一実施形態の半導体メモリ
試験装置の不良解析メモリの構成図である。
試験装置の不良解析メモリの構成図である。
【００１６】ＡＦＭ（Ａｄｄｒｅｓｓ Ｆａｉｌ Ｍｅ
ｍｏｒｙ）１は被試験メモリと同等の容量を持ち、フェ
イルデータが格納される不良解析メモリで、ｍ個のブロ
ックに分割されている。ＣＦＭ（Ｃｏｍｐａｃｔ Ｆａ
ｉｌ Ｍｅｍｏｒｙ）２はＡＦＭ１のアドレス圧縮した
フェイルデータが格納される圧縮メモリである。ＣＦＭ
アドレス選択器３はパターン発生器からのアドレスをデ
コードして、ＣＦＭ２のアドレス（＃０〜＃ｍ−１）を
選択する。圧縮アドレス選択器４は被試験メモリの圧縮
されるアドレスを選択する。ＣＦＭアドレス選択器３で
選択されたアドレスはＤフリップフロップ５にラッチさ
れた後、テコーダ６でデコードされる。圧縮アドレス選
択器４で選択されたアドレスはＤフリップフロップ７に
ラッチされる。ＣＦＭ２の各ブロック＃１，＃２，…，
＃ｍ（ＣＦＭアドレス＃０，＃１，…，＃ｍ−１）に対
応して、アンドゲート８，１１と、最小アドレスジスタ
９と、最大アドレスレジスタ１２と、大小比較器１０、
１３が設けられている。最小アドレスレジスタ９、最大
アドレスレジスタ１２には、それぞれデバイス試験開始
後、圧縮されるアドレスの最大値、＃０がパターン発生
器からの試験スタート信号によってセット、リセットさ
れる。そして圧縮されたあるブロックで“１”のフェイ
ルデータが存在すると、ＣＦＭ２にアドレス圧縮された
フェイルデータが格納される。そして大小比較器１０、
１３で、圧縮されたアドレスはそれぞれ最小アドレスレ
ジスタ９、最大アドレスレジスタ１０に保持されている
最小アドレス、最大アドレスと比較され、最小アドレス
より小さいとき、アンドゲート８の出力が“１”となっ
て、そのアドレスが最小アドレスレジスタ９に格納さ
れ、最大アドレスより大きいとき、アンドゲート１１の
出力が“１”となって、そのアドレスが最大アドレスレ
ジスタ１２に格納される。そして試験終了後不良セルの
あった（ＣＦＭ２の読み出しデータが“１”）ブロック
の読み出し範囲は最小アドレスレジスタ９に格納されて
いる最小アドレスと、最大アドレスレジスタ１２に格納
されている最大アドレスの間となる。
ｍｏｒｙ）１は被試験メモリと同等の容量を持ち、フェ
イルデータが格納される不良解析メモリで、ｍ個のブロ
ックに分割されている。ＣＦＭ（Ｃｏｍｐａｃｔ Ｆａ
ｉｌ Ｍｅｍｏｒｙ）２はＡＦＭ１のアドレス圧縮した
フェイルデータが格納される圧縮メモリである。ＣＦＭ
アドレス選択器３はパターン発生器からのアドレスをデ
コードして、ＣＦＭ２のアドレス（＃０〜＃ｍ−１）を
選択する。圧縮アドレス選択器４は被試験メモリの圧縮
されるアドレスを選択する。ＣＦＭアドレス選択器３で
選択されたアドレスはＤフリップフロップ５にラッチさ
れた後、テコーダ６でデコードされる。圧縮アドレス選
択器４で選択されたアドレスはＤフリップフロップ７に
ラッチされる。ＣＦＭ２の各ブロック＃１，＃２，…，
＃ｍ（ＣＦＭアドレス＃０，＃１，…，＃ｍ−１）に対
応して、アンドゲート８，１１と、最小アドレスジスタ
９と、最大アドレスレジスタ１２と、大小比較器１０、
１３が設けられている。最小アドレスレジスタ９、最大
アドレスレジスタ１２には、それぞれデバイス試験開始
後、圧縮されるアドレスの最大値、＃０がパターン発生
器からの試験スタート信号によってセット、リセットさ
れる。そして圧縮されたあるブロックで“１”のフェイ
ルデータが存在すると、ＣＦＭ２にアドレス圧縮された
フェイルデータが格納される。そして大小比較器１０、
１３で、圧縮されたアドレスはそれぞれ最小アドレスレ
ジスタ９、最大アドレスレジスタ１０に保持されている
最小アドレス、最大アドレスと比較され、最小アドレス
より小さいとき、アンドゲート８の出力が“１”となっ
て、そのアドレスが最小アドレスレジスタ９に格納さ
れ、最大アドレスより大きいとき、アンドゲート１１の
出力が“１”となって、そのアドレスが最大アドレスレ
ジスタ１２に格納される。そして試験終了後不良セルの
あった（ＣＦＭ２の読み出しデータが“１”）ブロック
の読み出し範囲は最小アドレスレジスタ９に格納されて
いる最小アドレスと、最大アドレスレジスタ１２に格納
されている最大アドレスの間となる。
【００１７】図２はＣＦＭ２の読み出し時の処理を示す
フローチャートである。まず、ブロックポインタＢＰを
＃０として（ステップ２１）、圧縮メモリであるＣＦＭ
２から＃１番目の圧縮されたフェイルデータを読み出す
（ステップ２２）。フェイルデータが“１”か“０”か
判定する（ステップ２３）。フェイルデータが“０”で
あれば、ブロックポインタＢＰが最終ブロックアドレス
ＢＰＳＰＡかどうか判定する（ステップ２４）。最終ブ
ロックアドレスＢＰＳＰＡであれば、最後のブロックま
で処理が済んだので、処理を終了し、そうでなければブ
ロックポインタＢＰをインクリメントし（ステップ２
５）、ステップ２２に戻る。ステップ２３でフェイルデ
ータが“１”であったならば、ブロックポインタＢＰが
示すブロックの最小アドレスレジスタ９、最大アドレス
レジスタ１３にそれぞれ格納されている最小アドレス、
最大アドレスをアドレスポインタＡＰ、ストップアドレ
スＳＰＡにロードし（ステップ２６）、ＡＦＭ１のデー
タを読み出す（ステップ２７）。次に、アドレスポイン
タＡＰの値をストップアドレスＳＰＡの値と比較する
（ステップ２８）。アドレスポインタＡＰの値がストッ
プアドレスＳＰＡに等しくなければ、アドレスポインタ
ＡＰをインクリメントし（ステップ２９）、ステップ２
７に戻る。アドレスポインタＡＰの値がストップアドレ
スＳＰＡに等しければ、ステップ２２に戻る。
フローチャートである。まず、ブロックポインタＢＰを
＃０として（ステップ２１）、圧縮メモリであるＣＦＭ
２から＃１番目の圧縮されたフェイルデータを読み出す
（ステップ２２）。フェイルデータが“１”か“０”か
判定する（ステップ２３）。フェイルデータが“０”で
あれば、ブロックポインタＢＰが最終ブロックアドレス
ＢＰＳＰＡかどうか判定する（ステップ２４）。最終ブ
ロックアドレスＢＰＳＰＡであれば、最後のブロックま
で処理が済んだので、処理を終了し、そうでなければブ
ロックポインタＢＰをインクリメントし（ステップ２
５）、ステップ２２に戻る。ステップ２３でフェイルデ
ータが“１”であったならば、ブロックポインタＢＰが
示すブロックの最小アドレスレジスタ９、最大アドレス
レジスタ１３にそれぞれ格納されている最小アドレス、
最大アドレスをアドレスポインタＡＰ、ストップアドレ
スＳＰＡにロードし（ステップ２６）、ＡＦＭ１のデー
タを読み出す（ステップ２７）。次に、アドレスポイン
タＡＰの値をストップアドレスＳＰＡの値と比較する
（ステップ２８）。アドレスポインタＡＰの値がストッ
プアドレスＳＰＡに等しくなければ、アドレスポインタ
ＡＰをインクリメントし（ステップ２９）、ステップ２
７に戻る。アドレスポインタＡＰの値がストップアドレ
スＳＰＡに等しければ、ステップ２２に戻る。
【００１８】図３はポインタ制御のブロック図である。
デコータ６で当該ブロックがデコードされると、最小ア
ドレスレジスタ９に格納されている最小アドレス、最大
アドレスレジスタ１２に格納されている最大アドレスが
それぞれアンドゲート３１、３２を経てそれぞれＳＴＡ
レジスタ３３、ＳＰＡレジスタ３４に格納される。ＳＴ
Ａレジスタ３３に格納された最小アドレスはＣＦＭ２か
らフェイル信号によってＡＰレジスタ３５にロードされ
る。ＳＰＡレジスタ３４の値とＡＰレジスタ３５の値は
排他的ノアゲート３６に入力される。ＡＰレジスタ３５
に格納されているアドレスポインタＡＰの値はアドレス
ポインタ選択器４に入力される。ＢＰＳＴＡ３７にはブ
ロックスタートアドレスがセットされ、これはさらにＢ
Ｐレジスタ３８にセットされる。ＢＰＳＰＡレジスタ３
９にはブロックストップアドレスＢＰＳＰＡが格納され
ている。ＢＰレジスタ３８に格納されているブロックポ
インタＢＰの値とＢＰＳＰＡレジスタ３９に格納されて
いるブロックストップアドレスＢＰＳＰＡは排他的ノア
ゲート４０に入力され、ＢＰレジスタ３８に格納されて
いるＢＰポインタの値はアドレスポインタ選択器４１に
入力される。アドレスポインタ４１はＡＰレジスタ３５
に格納されているＡＰポインタまたはＢＰレジスタ３８
に格納されているＢＰポインタを選択し、メモリ部およ
びＣＦＭアドレス選択器３に出力される。アンドゲート
４２は排他的ノアゲート３６と４０の出力を入力し、両
出力が共に“１”のとき、ＣＦＭ２の読み出しが終了し
たことを示すリードエンド信号を出力する。
デコータ６で当該ブロックがデコードされると、最小ア
ドレスレジスタ９に格納されている最小アドレス、最大
アドレスレジスタ１２に格納されている最大アドレスが
それぞれアンドゲート３１、３２を経てそれぞれＳＴＡ
レジスタ３３、ＳＰＡレジスタ３４に格納される。ＳＴ
Ａレジスタ３３に格納された最小アドレスはＣＦＭ２か
らフェイル信号によってＡＰレジスタ３５にロードされ
る。ＳＰＡレジスタ３４の値とＡＰレジスタ３５の値は
排他的ノアゲート３６に入力される。ＡＰレジスタ３５
に格納されているアドレスポインタＡＰの値はアドレス
ポインタ選択器４に入力される。ＢＰＳＴＡ３７にはブ
ロックスタートアドレスがセットされ、これはさらにＢ
Ｐレジスタ３８にセットされる。ＢＰＳＰＡレジスタ３
９にはブロックストップアドレスＢＰＳＰＡが格納され
ている。ＢＰレジスタ３８に格納されているブロックポ
インタＢＰの値とＢＰＳＰＡレジスタ３９に格納されて
いるブロックストップアドレスＢＰＳＰＡは排他的ノア
ゲート４０に入力され、ＢＰレジスタ３８に格納されて
いるＢＰポインタの値はアドレスポインタ選択器４１に
入力される。アドレスポインタ４１はＡＰレジスタ３５
に格納されているＡＰポインタまたはＢＰレジスタ３８
に格納されているＢＰポインタを選択し、メモリ部およ
びＣＦＭアドレス選択器３に出力される。アンドゲート
４２は排他的ノアゲート３６と４０の出力を入力し、両
出力が共に“１”のとき、ＣＦＭ２の読み出しが終了し
たことを示すリードエンド信号を出力する。
【００１９】図４に示すようなフェイル情報が格納され
た不良解析メモリを本発明を用いてアクセスしたときの
回数は図５に示すようになる。従来の方法では、全ブロ
ックが不良ブロックなため、圧縮メモリのアクセス回数
は１６回、不良解析メモリのアクセス回数は１６×１６
＝２５６回となるが、本発明によれば不良解析メモリの
アクセス回数は４３回であり、大幅に減っており、不良
解析メモリの読出しの高速化が図れたことがわかる。
た不良解析メモリを本発明を用いてアクセスしたときの
回数は図５に示すようになる。従来の方法では、全ブロ
ックが不良ブロックなため、圧縮メモリのアクセス回数
は１６回、不良解析メモリのアクセス回数は１６×１６
＝２５６回となるが、本発明によれば不良解析メモリの
アクセス回数は４３回であり、大幅に減っており、不良
解析メモリの読出しの高速化が図れたことがわかる。
【００２０】
【発明の効果】以上説明したように、本発明は、不良解
析メモリの各ブロック内で不良セルが存在するアドレス
の最小アドレスと最大アドレスの間の領域だけデータの
読み出しを行うことにより、不良解析メモリからのフェ
イルデータの読み出しが高速化される効果がある。
析メモリの各ブロック内で不良セルが存在するアドレス
の最小アドレスと最大アドレスの間の領域だけデータの
読み出しを行うことにより、不良解析メモリからのフェ
イルデータの読み出しが高速化される効果がある。
【図１】本発明の一実施形態の半導体メモリ試験装置の
不良解析メモリの回路図である。
不良解析メモリの回路図である。
【図２】図１の実施形態におけるＡＦＭ１からのフェイ
ルデータの読み出し処理を示すフローチャートである。
ルデータの読み出し処理を示すフローチャートである。
【図３】図１の実施形態におけるポインタ制御回路の回
路図である。
路図である。
【図４】不良解析メモリのフェイル情報の例を示す図で
ある。
ある。
【図５】図４の不良解析メモリに対して本発明を実施し
たときの不良解析メモリのアクセス回数を示す図であ
る。
たときの不良解析メモリのアクセス回数を示す図であ
る。
【図６】本発明の原理を示す、アドレス圧縮された不良
解析メモリと圧縮メモリに格納された、さらに他のデー
タ例を示す図である。
解析メモリと圧縮メモリに格納された、さらに他のデー
タ例を示す図である。
【図７】従来の半導体メモリ試験装置の構成図である。
【図８】図７中の不良解析メモリ５３の構成図である。
【図９】アドレス圧縮された不良解析メモリと圧縮メモ
リに格納されたデータ例を示す図である。
リに格納されたデータ例を示す図である。
【図１０】アドレス圧縮された不良解析メモリと圧縮メ
モリに格納された他のデータ例を示す図である。
モリに格納された他のデータ例を示す図である。
１ ＡＦＭ ２ ＣＦＭ ３ ＣＦＭアドレス選択器 ４ 圧縮アドレス選択器 ５，７ Ｄフリップフロップ ６ デコーダ ８，１１ アンドゲート ９ 最小アドレスレジスタ １０，１３ 大小比較器 １２ 最大アドレスレジスタ ２１〜２９ ステップ ３１，３２ アンドゲート ３３ ＳＴＡレジスタ ３４ ＳＰＡレジスタ ３５ ＡＰレジスタ ３６，４０ 排他的ノアゲート ３７ ＢＰＳＴＡレジスタ ３８ ＢＰレジスタ ３９ ＢＰＳＰＡレジスタ ４１ アドレスポインタ選択器 ４２ アンドゲート ５１ タイミング発生器 ５２ パターン発生器 ５３ 不良解析メモリ ５４ 波形整形器 ５５ 論理比較器 ５６ 被試験メモリ ６１ アドレス選択部 ６２ メモリコントロール部 ６３ メモリ部
Claims (2)
- 【請求項１】 被試験メモリの試験結果であるフェイル
情報が格納される不良解析メモリをアドレス圧縮して複
数のブロックに分割し、一方各領域が前記不良解析メモ
リの各ブロックに対応する圧縮メモリを用意し、前記ブ
ロック内に１つでも不良セルがあると、前記圧縮メモリ
の、該ブロックに対応する領域にその旨を示すデータを
書き込み、前記不良解析メモリからのフェイルデータの
読み出し時、前記圧縮メモリの、不良セルがある旨のデ
ータが書き込まれている領域に対応するブロックに対し
てのみデータの読み出しを行う半導体メモリ試験方法に
おいて、 各ブロック内で不良セルが存在するアドレスの最小アド
レスと最大アドレスを求め、前記不良解析メモリからの
フェイルデータの読出し時、各ブロックの最小アドレス
と最大アドレスの間の領域だけデータの読み出しを行う
ことを特徴とする半導体メモリ試験方法。 - 【請求項２】 被試験メモリの試験結果であるフェイル
情報が格納される不良解析メモリがアドレス圧縮されて
複数のブロックに分割され、各領域が前記不良解析メモ
リの各ブロックに対応する圧縮メモリを有し、前記ブロ
ック内に１つでも不良セルがあると、前記圧縮メモリ
の、該ブロックに対応する領域にその旨を示すデータを
書き込み、前記不良解析メモリからのフェイルデータの
読み出し時、前記圧縮メモリの、不良セルがある旨のデ
ータが書き込まれている領域に対応するブロックに対し
てのみデータの読み出しを行う、半導体メモリ試験装置
において、 各ブロック内に存在する不良セルのアドレスのうちでそ
れぞれ最小のアドレス、最大のアドレスが格納される最
小アドレスレジスタ、最大アドレスレジスタと、 前記不良解析メモリの各ブロックの読み出しアドレスを
前記最小アドレスレジスタ、前記最大アドレスレジスタ
にそれぞれ格納されている最小のアドレス、最大のアド
レスとそれぞれ比較する第１、第２の大小比較手段と、 前記読み出しアドレスが前記最小のアドレスより小さ
く、かつ前記不良解析メモリの、前記読み出しアドレス
のファイルデータが不良セルを示しているとき、前記読
み出しアドレスを前記最小アドレスレジスタに格納する
手段と、 前記読み出しアドレスが前記最大のアドレスより大き
く、かつ前記不良解析メモリの、前記読み出しアドレス
のフェイルデータが不良セルを示しているとき、前記読
み出しアドレスを前記最大アドレスレジスタに格納する
手段と、 前記不良解析メモリからフェイルデータを読み出すと
き、各ブロックの、前記最小アドレスレジスタに格納さ
れている最小アドレスと前記最大アドレスレジスタに格
納されている最大アドレスの範囲のデータのみ読み出す
手段を有することを特徴とする半導体メモリ試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13520796A JP3545535B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体メモリ試験方法および装置 |
| US08/861,344 US5854796A (en) | 1996-05-29 | 1997-05-21 | Method of and apparatus for testing semiconductor memory |
| KR1019970020368A KR100256281B1 (ko) | 1996-05-29 | 1997-05-23 | 반도체메모리시험방법및장치 |
| TW086107076A TW358161B (en) | 1996-05-29 | 1997-05-26 | Method of and apparatus for testing semiconductor memory |
| DE19722414A DE19722414B4 (de) | 1996-05-29 | 1997-05-28 | Verfahren und Vorrichtung zum Testen eines Halbleiterspeichers |
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|---|---|---|---|
| JP13520796A JP3545535B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体メモリ試験方法および装置 |
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|---|---|
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| JP3545535B2 JP3545535B2 (ja) | 2004-07-21 |
Family
ID=15146364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13520796A Expired - Fee Related JP3545535B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体メモリ試験方法および装置 |
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|---|---|
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| JP (1) | JP3545535B2 (ja) |
| KR (1) | KR100256281B1 (ja) |
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| CN112098770A (zh) * | 2020-08-20 | 2020-12-18 | 深圳市宏旺微电子有限公司 | 针对动态耦合故障模拟极端环境下的测试方法和装置 |
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| JP2006118880A (ja) * | 2004-10-19 | 2006-05-11 | Sharp Corp | 半導体集積回路の検査方法及び検査装置 |
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1996
- 1996-05-29 JP JP13520796A patent/JP3545535B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-21 US US08/861,344 patent/US5854796A/en not_active Expired - Fee Related
- 1997-05-23 KR KR1019970020368A patent/KR100256281B1/ko not_active IP Right Cessation
- 1997-05-26 TW TW086107076A patent/TW358161B/zh active
- 1997-05-28 DE DE19722414A patent/DE19722414B4/de not_active Expired - Fee Related
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| US5854796A (en) | 1998-12-29 |
| DE19722414A1 (de) | 1997-12-04 |
| KR970075939A (ko) | 1997-12-10 |
| KR100256281B1 (ko) | 2000-05-15 |
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