JP2006118880A - 半導体集積回路の検査方法及び検査装置 - Google Patents

Abstract

【課題】 信頼性試験において各トランジスタに印加される電圧状態を把握することによってテストパターンの良否を検証することができる半導体集積回路の検査方法及び検査装置を提供する。
【解決手段】 検査対象の半導体集積回路を示すＳＰＩＣＥネットリストと、前記半導体集積回路におけるゲート酸化膜の耐久性試験に用いるテストパターンとを用意してＳＰＩＣＥシミュレーションを行ない、その結果に基づいて、ゲート酸化膜の耐久性試験を行なった場合に、各トランジスタについて、ゲート酸化膜に所定電圧以上の電圧が印加される時間の総検査時間に対するストレス印加時間割合を算出し、算出したストレス印加時間割合が所定割合よりも大きいトランジスタ数の半導体集積回路を構成する総トランジスタ数に対するストレス活性化率を算出する。このように算出したストレス活性化率に基づいて、作成したテストパターンの良否を検証することができる。
【選択図】 図１

Description

本発明は、複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力して前記半導体集積回路を検査する半導体集積回路の検査方法及び検査装置に関する。

半導体集積回路には、出荷前に不良品を検出してより信頼性の高い製品を出荷するために各種の試験が行なわれる（例えば、特許文献１参照）。半導体集積回路の信頼性試験には、半導体集積回路を構成する各トランジスタのゲート酸化膜の信頼性を確認する検査がある。具体的には、検査対象である半導体集積回路についてゲート酸化膜の検査用のテストパターンを作成しておき、高温環境下において半導体集積回路の電源端子に定格電圧よりも高い電圧を印加した状態で、作成したテストパターンを半導体集積回路の入力端子から入力する。これにより、半導体集積回路を構成する各トランジスタのゲート酸化膜に特定電圧を必要時間印加し、各トランジスタのゲート酸化膜の耐久性を検査していた。

このような検査では、半導体集積回路を構成する全てのトランジスタに対して適切な電圧を適切な時間印加する必要があり、それぞれのトランジスタに印加される電圧及び時間にばらつきが生じた場合、精度の高い検査を行なうことができない。従って、半導体集積回路を構成する全てのトランジスタに対して適切な電圧を適切な時間印加できるようなテストパターンを作成することが望ましい。
特開２０００−９８００２号公報

しかし、上述した検査において、半導体集積回路を構成するトランジスタのそれぞれに適切な電圧が適切な時間印加されているか否かを把握することは難しく、検査中に、どのトランジスタにどの程度の電圧がどの程度の時間印加されているのかを把握することは困難である。従って、作成したテストパターンの良否を検証することは困難であるため、全てのトランジスタに適切な電圧を印加できるテストパターンを作成することは非常に困難であるという問題がある。また、半導体集積回路の回路規模の増大に伴ってテストパターンの作成負担も増大してきた。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、信頼性試験において各トランジスタに印加される電圧状態を把握することによってテストパターンの良否を検証することができると共に、良好なテストパターンを用いることによって信頼性試験の精度を維持することができる半導体集積回路の検査方法及び検査装置を提供することにある。

本発明の他の目的は、信頼性試験において適切な電圧が適切な時間印加されるトランジスタの数の割合によってテストパターンの良否を検証することができる半導体集積回路の検査方法を提供することにある。

更に、本発明の他の目的は、信頼性試験において各トランジスタに印加される電圧状態を、各トランジスタの配置位置に対応して把握することができ、各トランジスタに印加される電圧のばらつきに基づいて、テストパターンの良否を検証することができる半導体集積回路の検査方法を提供することにある。

本発明に係る半導体集積回路の検査方法は、複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力して前記半導体集積回路を検査する半導体集積回路の検査方法において、前記テストパターンを入力端子から入力した場合に、前記トランジスタのそれぞれに印加される電圧が所定電圧以上である時間をそれぞれ計測し、計測した時間の、前記半導体集積回路の検査時間に対する割合をそれぞれ算出することを特徴とする。

本発明によれば、複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力した場合に、トランジスタのそれぞれに印加される電圧が所定電圧以上である時間を計測し、計測した時間の、前記半導体集積回路の検査時間に対する割合をそれぞれ算出する。よって、半導体集積回路を検査するために作成されたテストパターンを入力端子から入力した場合に、検査時間に対して所定電圧以上の電圧が印加された時間の割合を各トランジスタについて把握することが可能となる。

本発明に係る半導体集積回路の検査方法は、算出した前記検査時間に対する割合が所定割合よりも大きいトランジスタの数を計測し、計測したトランジスタの数の、前記半導体集積回路が有するトランジスタの総数に対する割合を算出することを特徴とする。

本発明によれば、所定電圧以上の電圧が印加される時間の全検査時間に対する割合が所定割合よりも大きいトランジスタの数を計測し、計測したトランジスタの数の、前記半導体集積回路が有するトランジスタの総数に対する割合を算出する。よって、半導体集積回路を検査するために作成されたテストパターンを入力端子から入力した場合に、所定電圧以上の電圧が全検査時間に対する所定割合よりも長く印加されるトランジスタの、前記半導体集積回路を構成するトランジスタの総数に対する割合を把握することが可能となり、この割合に基づいて、作成した前記テストパターンの良否を検証することが可能となる。

本発明に係る半導体集積回路の検査方法は、前記トランジスタのそれぞれの配置位置情報を取得し、算出した前記検査時間に対する割合に応じて複数の色の印を、各トランジスタの配置位置情報に応じた位置に表示する表示用データを作成することを特徴とする。

本発明によれば、各トランジスタに印加される電圧が所定電圧以上である時間の全検査時間に対する割合に応じて複数の色の印を、各トランジスタの配置位置情報に応じた位置に表示する表示用データを作成する。よって、半導体集積回路を検査するために作成されたテストパターンを入力端子から入力した場合に、各トランジスタに印加される電圧のばらつきを、作成した表示用データに基づいて把握することが可能となる。

本発明に係る半導体集積回路の検査方法は、ＳＰＩＣＥシミュレータを用いて、前記半導体集積回路を記述したＳＰＩＣＥネットリストにシミュレーションを実行することによって、前記トランジスタのそれぞれに印加される電圧を計測することを特徴とする。

本発明によれば、複数のトランジスタを有する半導体集積回路の入力端子からテストパターンを入力した場合にトランジスタのそれぞれに印加される電圧を、ＳＰＩＣＥシミュレータを用いて、前記半導体集積回路を記述したＳＰＩＣＥネットリストにシミュレーションを実行することによって計測する。よって、ＳＰＩＣＥシミュレーションの結果を用いて、前記テストパターンを用いて半導体集積回路を検査する場合に各トランジスタに印加される電圧状態を把握することが可能となる。

本発明に係る半導体集積回路の検査方法は、前記テストパターンを入力端子から入力した場合に、各トランジスタのゲート酸化膜に印加される電圧が所定電圧以上である時間をそれぞれ計測することを特徴とする。

本発明によれば、複数のトランジスタを有する半導体集積回路の入力端子からテストパターンを入力した場合に、各トランジスタのゲート酸化膜について印加される電圧が所定電圧以上である時間を計測する。よって、半導体集積回路を検査するために作成されたテストパターンを入力端子から入力した場合に、各トランジスタのゲート酸化膜に印加される電圧状態を把握することが可能となり、各トランジスタのゲート酸化膜の信頼性を確認する試験に用いるテストパターンの良否を検証することが可能となる。

本発明に係る半導体集積回路の検査装置は、複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力して前記半導体集積回路を検査する半導体集積回路の検査装置において、前記テストパターンを入力端子から入力した場合に、前記トランジスタのそれぞれに印加される電圧が所定電圧以上である時間をそれぞれ計測する手段と、計測した時間の、前記半導体集積回路の検査時間に対する割合をそれぞれ算出する手段とを備えることを特徴とする。

本発明によれば、複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力した場合に、トランジスタのそれぞれに印加される電圧が所定電圧以上である時間を計測し、計測した時間の、前記半導体集積回路の検査時間に対する割合をそれぞれ算出する。よって、半導体集積回路を検査するために作成されたテストパターンを入力端子から入力した場合に、検査時間に対して所定電圧以上の電圧が印加された時間の割合を各トランジスタについて把握することが可能となる。

本発明では、複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力した場合に、トランジスタのそれぞれに印加される電圧が所定電圧以上である時間を計測する。また、計測した時間の、前記半導体集積回路の検査時間に対する割合を算出する。これにより、半導体集積回路の信頼性試験において、各トランジスタについて、検査時間に対して所定電圧以上の電圧が印加される時間の割合を把握することができ、前記信頼性試験に用いるテストパターンの良否を検証することができる。よって、半導体集積回路の回路規模が増大した場合であっても、信頼性試験において各トランジスタに印加される電圧状態を容易に把握することができるため、半導体集積回路の信頼性試験の精度を維持することができる。

本発明では、所定電圧以上の電圧が印加される時間の全検査時間に対する割合が所定割合よりも大きいトランジスタの数を計測し、計測したトランジスタの数の、前記半導体集積回路が有するトランジスタの総数に対する割合を算出する。これにより、半導体集積回路の信頼性試験において、所定電圧以上の電圧が全検査時間に対する所定割合よりも長く印加されるトランジスタ、即ち適切な電圧が適切な時間印加されるトランジスタの、前記半導体集積回路を構成するトランジスタの総数に対する割合を把握することができ、この割合に基づいて前記信頼性試験に用いるテストパターンの良否を検証することができる。

本発明では、各トランジスタに印加される電圧が所定電圧以上である時間の全検査時間に対する割合に応じて複数の色の印を、各トランジスタの配置位置情報に応じた位置に表示する表示用データを作成する。これにより、半導体集積回路の信頼性試験において、所定電圧以上の電圧が印加される時間を、それぞれ対応する色の印によってグラフィカルに表示することができ、各トランジスタに印加される電圧のばらつきを、各トランジスタの配置位置に対応して一目で把握することができる。よって、テストパターンの修正処理負担をより軽減することができる。

本発明では、ＳＰＩＣＥシミュレータを用い、複数のトランジスタを有する半導体集積回路を記述したＳＰＩＣＥネットリストにシミュレーションを実行することによって、信頼性試験において各トランジスタに印加される電圧を計測する。これにより、ＳＰＩＣＥシミュレーションの結果を用いて、半導体集積回路を検査する場合に各トランジスタに印加される電圧状態を把握することができ、前記テストパターンの良否を検証することができる。

本発明では、複数のトランジスタを有する半導体集積回路の入力端子からテストパターンを入力した場合に、各トランジスタのゲート酸化膜について印加される電圧が所定電圧以上である時間を計測する。これにより、テストパターンを入力端子から入力した場合に、各トランジスタのゲート酸化膜に印加される電圧状態を把握することができ、各トランジスタのゲート酸化膜の信頼性を確認する試験に用いるテストパターンの良否を検証することができる。

以下に、本発明の半導体集積回路の検査方法に係る処理、及び本発明に係る半導体集積回路の検査装置について、その実施形態を示す図面に基づいて詳述する。なお、本発明の半導体集積回路の検査方法では、半導体集積回路の出荷前に行なう信頼性試験のうちの半導体集積回路を構成する各トランジスタのゲート酸化膜の耐久性を確認する検査に用いるテストパターンが、各トランジスタのゲート酸化膜に適切な電圧を適切な時間印加できるようなテストパターンであるか否かを検証することができる。

（実施形態１）
図１は本発明に係る半導体集積回路の検査装置としてのＥＷＳ（Engineering Work Station）の要部構成例を示すブロック図である。なお、半導体集積回路の検査装置としては、ＥＷＳに限られず、パーソナルコンピュータ等を利用することもできる。ＥＷＳ１は、ＣＰＵ１０、ＨＤＤ（Hard Disk Drive）１１、ＲＡＭ１２、キーボード及びマウス等を備えた操作部１３、液晶ディスプレイ又はＣＲＴディスプレイ等からなる表示部１４、ＬＡＮ（Local Area Network）等の通信ネットワークを介して他のＥＷＳとの間でデータ伝送を行なう通信インタフェース１５等を備えており、それぞれはバス１ａで相互に接続されている。

ＣＰＵ１０は、タイマ（図示せず）を有しており、バス１ａを介して接続される上述したようなハードウェア各部を制御すると共に、ＨＤＤ１１に予め格納されている制御プログラムを適宜ＲＡＭ１２に読み出して実行する。ＨＤＤ１１には、ＥＷＳ１を本発明に係る半導体集積回路の検査装置として動作させるために必要な種々の制御プログラム、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis ）シミュレーションプログラム等が予め格納されている。ＲＡＭ１２は、ＳＲＡＭ又はフラッシュメモリ等で構成されており、ＣＰＵ１０による制御プログラムの実行時に発生するデータを一時的に記憶する。

上述した構成のＥＷＳ１では、ユーザが操作部１３を操作することによって、ＨＤＤ１１に格納されている制御プログラムをＣＰＵ１０に適宜実行させることができ、ＣＰＵ１０が、ＨＤＤ１１のＳＰＩＣＥシミュレーションプログラムを実行した場合、本実施形態のＥＷＳ１をＳＰＩＣＥシミュレータとして動作させることができる。また、ユーザは、ＥＷＳ１をＳＰＩＣＥシミュレータとして動作させてＳＰＩＣＥシミュレーションを行ないたい場合、操作部１３を操作することによって、シミュレーション対象としてのＳＰＩＣＥネットリストと、ゲート酸化膜の耐久性試験に用いるテストパターンとを予め作成及び編集しておく。

このように用意されたＳＰＩＣＥネットリスト及びテストパターンは、ＨＤＤ１１に記憶され、ＣＰＵ１０がＳＰＩＣＥシミュレーションプログラムを実行する際に適宜読み出されて処理される。また、ＣＰＵ１０がＳＰＩＣＥシミュレーションを行なった結果のファイルもＨＤＤ１１に蓄積される。なお、ＳＰＩＣＥネットリストは、ＳＰＩＣＥ書式に従ってユーザが作成してもよいし、ＲＴＬ（Resister Transfer Level ）又はゲートレベルのネットリストから変換プログラムを用いて変換して作成してもよい。

上述した構成のＥＷＳ１のＣＰＵ１０は、ＳＰＩＣＥシミュレーションの実行結果に基づいて、予め作成したテストパターンを用いてゲート酸化膜の耐久性試験を行なった場合に、各トランジスタのゲート酸化膜に印加される電圧が所定電圧以上である時間を計測する。次に、ＣＰＵ１０は、計測した時間の、ＳＰＩＣＥシミュレーションにおける全検査時間に対する割合（以下、ストレス印加時間割合という）を算出し、算出したストレス印加時間割合が所定割合よりも大きいトランジスタの数を計測する。更に、ＣＰＵ１０は、計測したトランジスタの数の、半導体集積回路が有するトランジスタの総数に対する割合（以下、ストレス活性化率という）を算出する。

このように算出されたストレス活性化率は、予め作成したテストパターンを用いてゲート酸化膜の耐久性試験を行なった場合に、所定電圧以上の電圧が、全検査時間に対する所定割合よりも長い時間印加されるトランジスタ、即ち、適切な電圧が適切な時間印加されるトランジスタの、総トランジスタ数に対する割合を示しており、このストレス活性化率に基づいて、ＳＰＩＣＥシミュレーションに用いたテストパターンの良否を検証することができる。具体的には、算出したストレス活性化率が低い場合、このテストパターンを用いたゲート酸化膜の耐久性試験は適切な試験ではないと判断することができる。

以下に、上述したＥＷＳ１を用いた半導体集積回路の検査処理について説明する。本実施形態では、説明の簡略化のために、検査を行なう半導体集積回路として２入力ＮＡＮＤ回路Ｃを用いたＳＰＩＣＥシミュレーションについて説明する。図２（ａ）はＮＡＮＤ回路Ｃを示す回路図であり、図２（ｂ）はＮＡＮＤ回路Ｃを示すＳＰＩＣＥネットリストである。

本実施形態のＮＡＮＤ回路Ｃは、２つの入力端子Ａ，Ｂ、１つの出力端子ＯＵＴ、２つのＰ型のトランジスタＭＰ０，ＭＰ１、及び２つのＮ型のトランジスタＭＮ０，ＭＮ１を有している。また、入力端子ＡがトランジスタＭＰ０，ＭＮ０のゲートにそれぞれ接続され、入力端子ＢがトランジスタＭＰ１，ＭＮ１のゲートにそれぞれ接続され、トランジスタＭＰ０，ＭＰ１，ＭＮ０のドレインが出力端子ＯＵＴにそれぞれ接続され、トランジスタＭＮ０のソースとトランジスタＭＮ１のドレインとが接続されている。更に、トランジスタＭＰ０，ＭＰ１のソースが図示しない電源ＶＤＤにそれぞれ接続され、トランジスタＭＮ１のソースがグランドＧＮＤに接続されており、このＮＡＮＤ回路Ｃは、電源ＶＤＤからの印加電圧３．０±０．３Ｖで動作する。

上述したような図２（ａ）に示すＮＡＮＤ回路ＣをＳＰＩＣＥ書式で記述した場合、図２（ｂ）に示すようなネットリストとなる。このＳＰＩＣＥネットリストは、各トランジスタの接続状態を記述するものであり、トランジスタ毎に、トランジスタ名，ドレインノード，ゲートノード，ソースノード，バルクノード，トランジスタの種類をこの順序で記述する。なお、図２においては、トランジスタＭＮ０のソース及びトランジスタＭＮ１のドレインをノードＹとする。

また、本実施形態では、上述したＮＡＮＤ回路ＣにＳＰＩＣＥシミュレーションを行なうストレス条件を印加電圧３．３Ｖとしており、このような条件もＳＰＩＣＥネットリストに記述する。ここで、このＮＡＮＤ回路Ｃは電圧３．０±０．３Ｖで動作する回路であるため、ストレス条件を３．３Ｖとする。即ち、図２（ｂ）に示すＳＰＩＣＥネットリストにおいて、電源ＶＤＤは３．３Ｖであり、グランドＧＮＤは０．０Ｖである。

図３（ａ）は、図２（ｂ）に示すＳＰＩＣＥネットリストに対してＳＰＩＣＥシミュレーションを行なう際のテストパターンの入力信号例を示している。図３（ａ）では、横軸をμＳ単位の時間、縦軸を電圧としてテストパターンを示しており、ロウレベル０．０Ｖとハイレベル３．３Ｖとの間を振幅する波形の入力信号が入力端子Ａ，Ｂにそれぞれ入力される。

ＥＷＳ１において、上述したようなＳＰＩＣＥネットリスト及びテストパターンがＨＤＤ１１に記憶され、ＣＰＵ１０がＳＰＩＣＥシミュレーションプログラムを実行した場合、ＣＰＵ１０は、ＮＡＮＤ回路Ｃの出力端子ＯＵＴ及び各トランジスタの各ノードにおける電圧変化をファイルに蓄積する。

ここで、ＣＰＵ１０は、ＮＡＮＤ回路Ｃを構成する各トランジスタのトランジスタ名，ドレインノード，ゲートノード，ソースノード，バルクノードを明確にするために、ＳＰＩＣＥシミュレーションプログラムを実行した場合、まず、ＳＰＩＣＥネットリストから各トランジスタのトランジスタ名及び各ノードを抽出し、図４に示すようなリストを作成する。そして、ＣＰＵ１０は、ＳＰＩＣＥネットリスト及びテストパターンによるＳＰＩＣＥシミュレーションを行ない、図３（ｂ）に示すような、出力端子ＯＵＴ及び各トランジスタの各ノードにおける電圧変化を取得する。

図３（ｂ）は、上述したテストパターンを入力した場合の出力端子ＯＵＴ及び内部ノードＹにおける電圧変化を示しており、図３（ａ）と同様に、横軸を時間、縦軸を電圧として示している。このような出力端子ＯＵＴ及び各ノードにおける電圧変化を取得したＥＷＳ１は、これらの電圧変化に基づいて、ＳＰＩＣＥシミュレーション実行中に各トランジスタのゲート酸化膜に印加される電圧変化を抽出することができる。

図３（ｃ）は、トランジスタＭＰ０のゲート酸化膜に印加された電圧変化の抽出方法を説明するための図であり、上２つの波形は、ＳＰＩＣＥシミュレーション結果であるトランジスタＭＰ０のドレイン及びゲートにおける電圧変化をそれぞれ示している。なお、図３（ｃ）においても、図３（ａ）と同様に、横軸を時間、縦軸を電圧として示している。ここで、トランジスタＭＰ０のゲート酸化膜に電圧が印加されるタイミングを、トランジスタＭＰ０がオン状態であるときとするので、トランジスタＭＰ０のゲート酸化膜に印加された電圧変化を抽出するためには、トランジスタＭＰ０がオン状態であることを把握する必要がある。

本実施形態では、所定閾値を１．３Ｖとし、バルク電圧値（３．３Ｖ）―閾値（１．３Ｖ）より、２．０Ｖをゲート電圧が下回ったときにトランジスタＭＰ０がオン状態であるとする。これにより、ＥＷＳ１のＣＰＵ１０は、図３（ｃ）に示すように、ＳＰＩＣＥシミュレーションの開始から１μＳまでの間、２μＳから３μＳまでの間、５μＳから６μＳまでの間でトランジスタＭＰ０がオン状態となる切換状態を検出することができる。なお、この閾値は各トランジスタの特性及びバルク電圧値によって適切に設定すればよい。

また、本実施形態では、トランジスタＭＰ０がオン状態である場合に、トランジスタＭＰ０のドレインに印加されるドレイン電圧値−ゲートに印加されるゲート電圧値が、ゲート酸化膜に印加されるゲート酸化膜電圧値としており、ＥＷＳ１のＣＰＵ１０は、図３（ｃ）に示すようなゲート酸化膜における電圧変化を算出することができる。なお、ゲート酸化膜電圧値を、ドレイン電圧値―ゲート電圧値によって算出するようにしたが、例えばドレイン電圧値の代わりに、（ソース電圧値＋ドレイン電圧値）÷２の値を使用してもよい。

次にＥＷＳ１のＣＰＵ１０は、上述したように算出したゲート酸化膜における電圧変化に基づいて、トランジスタＭＰ０のゲート酸化膜に印加される電圧が所定電圧以上である時間を計測する。ここで、所定電圧を３．０Ｖとした場合、ＥＷＳ１のＣＰＵ１０は、ＳＰＩＣＥシミュレーションの開始から１μＳまでの間、２μＳから３μＳまでの間、５μＳから６μＳまでの間の３μＳを計測することができる。

更にＥＷＳ１のＣＰＵ１０は、計測した時間（３μＳ）の、ＳＰＩＣＥシミュレーションの全検査時間に対するストレス印加時間割合を算出する。ここでは、総ＳＰＩＣＥシミュレーション時間が７μＳであるので、ＣＰＵ１０は、（計測した時間：３μＳ）÷（総ＳＰＩＣＥシミュレーション時間：７μＳ）×１００によって、ストレス印加時間割合が４３％であると算出する。

ＥＷＳ１のＣＰＵ１０は、上述したようなストレス印加時間割合を各トランジスタ毎に算出しており、詳細な計算についての説明は省略するが、本実施形態においては、トランジスタＭＰ１におけるストレス印加時間割合を２８％、トランジスタＭＮ０におけるストレス印加時間割合を４３％、トランジスタＭＮ１におけるストレス印加時間割合を７１％であると算出する。

また、ＣＰＵ１０は、上述のように各トランジスタについて算出したストレス印加時間割合が、所定割合よりも大きいか否かを判断し、所定割合よりも大きいトランジスタの数を計測し、更に、計測したトランジスタ数の、ＮＡＮＤ回路Ｃを構成するトランジスタの総数に対するストレス活性化率を算出する。ここでの所定割合を５０％とした場合、所定割合よりも大きいトランジスタは、トランジスタＭＮ１の１つであり、総トランジスタ数は４つであるので、ＣＰＵ１０は、（所定割合よりも大きいトランジスタ数：１）÷（総トランジスタ数：４）×１００によって、ストレス活性化率が２５％であると算出する。

これにより、上述したＳＰＩＣＥネットリスト及びテストパターンを用いてＳＰＩＣＥシミュレーションを行なった結果に基づいて、予め作成したテストパターンを用いてゲート酸化膜の耐久性試験を行なった場合に、ゲート酸化膜に適切な電圧が適切な時間印加されるトランジスタの割合（ストレス活性化率）を算出することができ、ユーザは、算出したストレス活性化率に基づいて、ＳＰＩＣＥシミュレーションに用いたテストパターンの良否を検証することができる。

以下に、上述したような半導体集積回路の検査処理について、フローチャートを参照しながら説明する。図５は実施形態１のＥＷＳ１による半導体集積回路の検査処理の手順を示すフローチャートである。なお、以下の処理は、ＥＷＳ１のＨＤＤ１１に記憶してある制御プログラムに従ってＣＰＵ１０が実行する。

半導体集積回路におけるゲート酸化膜の耐久性試験に用いるテストパターンの良否をＳＰＩＣＥシミュレーションの結果に基づいて検証したいユーザは、シミュレーション対象の半導体集積回路についてＳＰＩＣＥネットリスト及びテストパターンを用意し、ＥＷＳ１のＨＤＤ１１に記憶させ、操作部１３を適切に操作することによって、ＣＰＵ１０にＳＰＩＣＥシミュレーションプログラムを実行させる。

ＣＰＵ１０は、ＨＤＤ１１のＳＰＩＣＥシミュレーションプログラムをＲＡＭ１２に読み出して順次実行することによりＳＰＩＣＥシミュレータとして動作し、ＳＰＩＣＥシミュレーションを開始する（Ｓ１）。まず、ＣＰＵ１０は、ＳＰＩＣＥネットリストから各トランジスタのトランジスタ名及び各ノードを抽出し、トランジスタのリストを作成し（Ｓ２）、半導体集積回路の出力端子ＯＵＴ及び各トランジスタの各ノードにおける電圧変化をシミュレーション結果としてそれぞれ取得する（Ｓ３）。

ＣＰＵ１０は、ＳＰＩＣＥネットリストに対して全てのテストパターンの入力が終了したか否かに基づいて、ＳＰＩＣＥシミュレーションが終了したか否かを判断しており（Ｓ４）、ＳＰＩＣＥシミュレーションが終了していないと判断した場合（Ｓ４：ＮＯ）、終了するまでシミュレーション結果の取得を続行する（Ｓ３）。

ＣＰＵ１０は、ＳＰＩＣＥシミュレーションが終了したと判断した場合（Ｓ４：ＹＥＳ）、取得したシミュレーション結果に基づいて、それぞれのトランジスタについて、ＳＰＩＣＥシミュレーション実行中のトランジスタの切換状態を検出する（Ｓ５）。具体的には、ＣＰＵ１０は、予め設定された所定閾値に基づいて、トランジスタのゲート電圧が２．０Ｖを下回った場合にトランジスタがオン状態であるとし、トランジスタがオン状態である場合に、ゲート酸化膜に印加される電圧値を、トランジスタのドレイン電圧値−ゲート電圧値から算出し、トランジスタのゲート酸化膜における電圧変化を算出する（Ｓ６）。

また、ＣＰＵ１０は、算出したゲート酸化膜における電圧変化において、電圧値が所定電圧（例えば、３．０Ｖ）以上である時間を計測し（Ｓ７）、総ＳＰＩＣＥシミュレーション時間に対する計測した時間のストレス印加時間割合を算出する（Ｓ８）。ＣＰＵ１０は、ステップＳ２で作成したトランジスタのリストにおける全トランジスタに対して上述したようにストレス印加時間割合を算出する処理が終了したか否かを判断しており（Ｓ９）、終了していないと判断した場合（Ｓ９：ＮＯ）、ステップＳ５に処理を移行し、ステップＳ５〜Ｓ８の処理を繰り返す。

ＣＰＵ１０は、全トランジスタに対する上述した処理が終了したと判断した場合（Ｓ９：ＹＥＳ）、各トランジスタについてそれぞれ算出したストレス印加時間割合が、所定割合以上であるか否かを判断し、所定割合以上であるトランジスタの数を計測する（Ｓ１０）。また、ＣＰＵ１０は、計測したトランジスタ数の、半導体集積回路を構成する総トランジスタ数に対するストレス活性化率を算出し（Ｓ１１）、算出したストレス活性化率を表示部１４に表示して（Ｓ１２）、上述した半導体集積回路の検査処理を終了する。

このように、半導体集積回路を構成する各トランジスタのゲート酸化膜の耐久性試験に用いるテストパターンと、前記半導体集積回路を示すＳＰＩＣＥネットリストとを用いてＳＰＩＣＥシミュレーションを行なった結果に基づいて、ゲート酸化膜の耐久性試験を行なった場合に、ゲート酸化膜に適切な電圧が適切な時間印加されるトランジスタの割合を把握することができる。従って、適切な電圧が適切な時間印加されるトランジスタの割合が少ない場合には、検査に用いるテストパターンが良好でないと判断することができ、テストパターンを修正することにより、より適切なテストパターンを用いた耐久性試験を実施することができる。

（実施形態２）
上述の実施形態１では、半導体集積回路の信頼性試験のうちの各トランジスタのゲート酸化膜における耐久性試験に用いるテストパターンが各トランジスタのゲート酸化膜に適切な電圧を適切な時間印加できるようなテストパターンであるか否かを、ストレス活性化率に基づいて検証する構成について説明した。

本実施形態２では、予め作成したテストパターンを半導体集積回路の入力端子から入力した場合に、適切な電圧が適切な時間印加されるトランジスタと、適切な電圧が印加されないトランジスタとを、各トランジスタが配置される位置に対応して把握できる構成について説明する。なお、本実施形態２の半導体集積回路の検査装置は、上述した実施形態１のＥＷＳ１と同様の構成によって実現できるため、半導体集積回路の検査装置であるＥＷＳの構成については説明を省略する。

本実施形態２では、ユーザは、半導体集積回路におけるゲート酸化膜の耐久性試験に用いるテストパターンの良否をＳＰＩＣＥシミュレーションの結果に基づいて検証したい場合、シミュレーション対象としてのＳＰＩＣＥネットリスト及びゲート酸化膜の耐久性試験に用いるテストパターンのほかに、ＳＰＩＣＥネットリストに記述された各トランジスタを実際にレイアウトした場合の各座標を示す座標データを用意しておく。なお、各トランジスタの座標は、基準となる基準点に対してｘ座標及びｙ座標で表される。

なお、各トランジスタの座標を示す座標データは、既存のレイアウトツールを用いて、例えばＳＰＩＣＥネットリストとＳＰＩＣＥネットリストに基づいてレイアウトした結果を示すレイアウトデータとに所定のチェック処理を行ない、ＳＰＩＣＥネットリストとレイアウトデータとが一致しているかを確認し、一致している場合に生成される中間データに所定のＲＣ抽出処理を行なうことにより、各トランジスタのレイアウトに一致する座標データを得ることができるが、この方法に限定されない。

本実施形態２のＥＷＳ１においても、ＣＰＵ１０は、上述した実施形態１で説明したＳＰＩＣＥシミュレーション処理、及び各トランジスタについてストレス印加時間割合の算出処理を実行する。ここで、本実施形態２のＥＷＳ１のＣＰＵ１０は、各トランジスタについて算出したストレス印加時間割合が所定割合よりも大きいか否かに応じて異なる色の印を、各トランジスタの座標に対応する位置に表示するストレス印加状況マップ（表示用データ）を作成する。

具体的には、実施形態１で説明したように、図２（ａ）に示すＮＡＮＤ回路Ｃにおいて、ＥＷＳ１のＣＰＵ１０は、トランジスタＭＰ０，ＭＮ０のストレス印加時間割合を４３％、トランジスタＭＮ１のストレス印加時間割合を７１％、トランジスタＭＰ１のストレス印加時間割合を２８％と算出した場合、それぞれ算出したストレス印加時間割合が、所定割合（例えば、５０％）よりも大きい場合と、所定割合よりも小さい場合とにおいて異なる色を各トランジスタに割り当てる。次にＣＰＵ１０は、ＨＤＤ１１に記憶してある座標データから各トランジスタの座標を読み出し、読み出した座標に対応する位置に、それぞれ割り当てられた色の印を対応させ、図６に示すようなストレス印加状況マップを作成する。

このストレス印加状況マップは、例えばＥＷＳ１の表示部１４に表示される。なお、図６においては、トランジスタＭＰ０，ＭＰ１，ＭＮ０を示すハッチングと、トランジスタＭＮ１を示すハッチングとがそれぞれ異なる色を示している。また、ストレス印加状況マップは、各トランジスタにおけるストレス印加時間割合を２色に色分けするだけでなく、３色以上に色分けしてもよく、例えば各トランジスタにおけるストレス印加時間割合を１０％毎にグラデーションを付けて色分けして表示してもよい。

このように、ＳＰＩＣＥシミュレーションの結果に基づいて、予め用意したテストパターンを用いてトランジスタのゲート酸化膜の耐久性試験を行なった場合に、ゲート酸化膜に適切な電圧が適切な時間印加されるトランジスタと、適切な電圧が印加されないトランジスタとを、各トランジスタの配置位置に対応して一目で把握することができる。また、ストレス印加状況マップによって把握される各トランジスタのストレス印加時間割合のばらつきに従ってテストパターンを修正することができ、テストパターンの修正処理負担を軽減することができる。

以下に、上述したような実施形態２における半導体集積回路の検査処理について、フローチャートを参照しながら説明する。図７は実施形態２のＥＷＳ１による半導体集積回路の検査処理の手順を示すフローチャートである。なお、以下の処理は、ＥＷＳ１のＨＤＤ１１に記憶してある制御プログラムに従ってＣＰＵ１０が実行する。

半導体集積回路におけるゲート酸化膜の耐久性試験に用いるテストパターンの良否をＳＰＩＣＥシミュレーションの結果に基づいて検証したいユーザは、シミュレーション対象の半導体集積回路についてＳＰＩＣＥネットリスト、テストパターン及び前記半導体集積回路における各トランジスタの座標を示す座標データを用意し、ＥＷＳ１のＨＤＤ１１に記憶させ、操作部１３を適切に操作することによって、ＣＰＵ１０にＳＰＩＣＥシミュレーションプログラムを実行させる。ＣＰＵ１０は、実施形態１の図５におけるステップＳ１〜Ｓ９で説明した通り、ＳＰＩＣＥシミュレーションを実行し、ＳＰＩＣＥシミュレーション結果に基づいて、各トランジスタにおけるストレス印加時間割合をそれぞれ算出する。

ＣＰＵ１０は、全トランジスタについてストレス印加時間割合の算出処理が終了した場合、各トランジスタについてそれぞれ算出したストレス印加時間割合が所定割合以上であるか否かに応じて異なる色を割り当てる（Ｓ２１）。また、ＣＰＵ１０は、各トランジスタの座標をＨＤＤ１１に記憶してある座標データから読み出し（Ｓ２２）、基準点に対して読み出した座標が示す位置に、ステップＳ２１で割り当てられた色の印を対応して配置させたストレス印加状況マップを作成する（Ｓ２３）。

ＣＰＵ１０は、半導体集積回路を構成する全トランジスタに対して上述したように対応する色の印を配置させる処理が終了したか否かを判断しており（Ｓ２４）、終了していないと判断した場合（Ｓ２４：ＮＯ）、ステップＳ２１に処理を移行し、ステップＳ２１〜Ｓ２３の処理を繰り返す。また、ＣＰＵ１０は、全トランジスタに対する上述した処理が終了したと判断した場合（Ｓ２４：ＹＥＳ）、図６に示すようなストレス印加状況マップを表示部１４に表示して（Ｓ２５）、上述した半導体集積回路の検査処理を終了する。

このように、ＳＰＩＣＥシミュレーションを行なった結果に基づいて、予め用意したテストパターンを用いてトランジスタのゲート酸化膜の耐久性試験を行なった場合に、ゲート酸化膜に適切な電圧を適切な時間印加されるトランジスタと、適切な電圧を印加されないトランジスタとを、それぞれの配置位置に対応させて表示させることができ、ユーザは、表示されたストレス印加状況マップを見て、各トランジスタへの印加電圧の偏りを一目で把握することができる。また、各トランジスタへの印加電圧の偏りに基づいてテストパターンを修正することができ、テストパターンの修正負担を軽減することができると共に、より適切なテストパターンを用いた耐久性試験を実施することができる。

上述した各実施形態では、半導体集積回路としてＮＡＮＤ回路Ｃにおける検査処理について説明したが、近年、高性能化が進む液晶ディスプレイドライバにおいても、上述した方法によって、ゲート酸化膜の耐久性試験に用いるテストパターンの完成度合いを容易に把握することができ、テストパターンの作成処理負担を軽減できると共に、より精度の高い半導体集積回路の信頼性試験を実施することができる。

本発明に係る半導体集積回路の検査装置としてのＥＷＳの要部構成例を示すブロック図である。 （ａ）はＮＡＮＤ回路を示す回路図、（ｂ）はＮＡＮＤ回路を示すＳＰＩＣＥネットリストである。 （ａ）はテストパターンの入力信号、（ｂ）は出力端子及び内部ノードにおける電圧変化を示す波形、（ｃ）はトランジスタのゲート酸化膜に印加された電圧変化の抽出方法を説明するための図である。 トランジスタのリストの構成例を示す模式図である。 実施形態１のＥＷＳによる半導体集積回路の検査処理の手順を示すフローチャートである。 ストレス印加状況マップの構成例を示す模式図である。 実施形態２のＥＷＳによる半導体集積回路の検査処理の手順を示すフローチャートである。

符号の説明

１ ＥＷＳ（半導体集積回路の検査装置）
１０ ＣＰＵ
１１ ＨＤＤ
１２ ＲＡＭ
Ａ，Ｂ 入力端子
Ｃ ＮＡＮＤ回路（半導体集積回路）
ＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１ トランジスタ

Claims (6)

1. 複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力して前記半導体集積回路を検査する半導体集積回路の検査方法において、
   前記テストパターンを入力端子から入力した場合に、前記トランジスタのそれぞれに印加される電圧が所定電圧以上である時間をそれぞれ計測し、
   計測した時間の、前記半導体集積回路の検査時間に対する割合をそれぞれ算出することを特徴とする半導体集積回路の検査方法。
2. 算出した前記検査時間に対する割合が所定割合よりも大きいトランジスタの数を計測し、
   計測したトランジスタの数の、前記半導体集積回路が有するトランジスタの総数に対する割合を算出することを特徴とする請求項１に記載の半導体集積回路の検査方法。
3. 前記トランジスタのそれぞれの配置位置情報を取得し、
   算出した前記検査時間に対する割合に応じて複数の色の印を、各トランジスタの配置位置情報に応じた位置に表示する表示用データを作成することを特徴とする請求項１又は２に記載の半導体集積回路の検査方法。
4. ＳＰＩＣＥシミュレータを用いて、前記半導体集積回路を記述したＳＰＩＣＥネットリストにシミュレーションを実行することによって、前記トランジスタのそれぞれに印加される電圧を計測することを特徴とする請求項１乃至３のいずれかひとつに記載の半導体集積回路の検査方法。
5. 前記テストパターンを入力端子から入力した場合に、各トランジスタのゲート酸化膜に印加される電圧が所定電圧以上である時間をそれぞれ計測することを特徴とする請求項１乃至４のいずれかひとつに記載の半導体集積回路の検査方法。
6. 複数のトランジスタを有する半導体集積回路用に作成されたテストパターンを前記半導体集積回路の入力端子から入力して前記半導体集積回路を検査する半導体集積回路の検査装置において、
   前記テストパターンを入力端子から入力した場合に、前記トランジスタのそれぞれに印加される電圧が所定電圧以上である時間をそれぞれ計測する手段と、
   計測した時間の、前記半導体集積回路の検査時間に対する割合をそれぞれ算出する手段とを備えることを特徴とする半導体集積回路の検査装置。

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